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先进的高性能总线协议

于 2022-03-22 发布 文件大小:12.26 kB
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代码说明:

AHB 建兴协议先进的单片机总线体系结构 (AMBA) 用作系统上芯片 (SoC) 设计的片上总线。自成立以来,AMBA 的范围已经远远超出微控制器设备与现在广泛应用于 ASIC 范围和 SoC 部分包括应用程序处理器在现代便携式移动设备中使用 likesmartphones。AMBA 是 [1] 的手臂有限公司的注册的商标,是一个开放的标准,片上互连线的连接和系统在芯片 (SoC) 中的功能块管理规范。它促进权利首次开发的多处理器设计,控制器和外围设备的数目很大。AMBA 介绍了 ARM 公司于 1996 年。第一次的 AMBA 总线是先进的系统总线 (ASB) 和先进的外设总线 (APB)。在其第二版,AMBA 2 手臂添加 AMBA 高性能总线 (AHB),是一种单一的时钟边沿协议。2003 年,ARM 推出第三代,AMBA 3,包括 AXI 达到甚至更高性能互连和高级跟踪总线 (ATB) 作为 CoreSight 片上调试和跟踪解决方案的一部分。在 2010 年的 AMBA 4 规格介绍了入手 AMBA 4 AXI4,然后在 2011 年 [2] 扩展系统广泛凝聚与 AMBA 4 ACE。在 2013 年 [3] 的 AMBA 5 志 (相干集线器接口) 规范介绍了,与重新设计的高速传输层和功能,旨在减少交通拥堵。

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  • uart
    说明:  本文档具有较全面的dw_apb_uartd的接口代码,具有详细的注释,很方便供用户学习。(This document has a more comprehensive dw_apb_uartd interface code, with detailed comments, which is very convenient for users to learn.)
    2021-04-16 21:58:54下载
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  • lmf
    在ISE下,FPGA产生线性调频信号,并且产生信号的参数可调(In ISE, the FPGA generates a linear frequency modulation signal, and the parameters of the signal are adjustable.)
    2018-03-29 15:31:15下载
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  • cic_dec_8_five
    CIC抽取滤波器,抽取系数8,verilog版本,用于数字下变频(CIC decimation filter, extraction coefficient of 8, verilog version, for digital down-conversion)
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  • JV50128
    bios spi flash acer 5740g
    2013-06-28 18:48:06下载
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  • 本代码实现apb总线传输
    本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证,代码注释全面,简单易懂。本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证,代码注释全面,简单易懂。本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证,代码注释全面,简单易懂。
    2022-05-05 19:48:12下载
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  • 05_fifo_test
    说明:  FIFO: First in, First out 代表先进的数据先出,后进的数据后出。Xilinx 在 VIVADO 里为我们已经提供了 FIFO 的 IP 核, 我们只需通过 IP 核例化一个 FIFO,根据 FIFO 的读写时序来写入和读取FIFO 中存储的数据。(FIFO: first in, first out represents the first out of advanced data, and the last in data is the last out. Xilinx has provided us with the IP core of FIFO in vivado. We only need to instantiate a FIFO through the IP core, and write and read the data stored in FIFO according to the FIFO read-write timing.)
    2021-04-08 22:19:20下载
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  • VHDLRS232Slave
    本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控 //制器,10个bit是1位起始位,8个数据位,1个结束 //位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实 //现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是 //9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 //划分为8个时隙以使通信同步. //程序的工作过程是:串口处于全双工工作状态,按动key1,FPGA向PC发送“21 EDA" //字符串(串口调试工具设成按ASCII码接受方式);PC可随时向FPGA发送0-F的十六进制 //数据,FPGA接受后显示在7段数码管上。 //视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
    2013-08-22 10:42:06下载
    积分:1
  • Verilog
    这是个关于verilog入门的文档,有同志对verilog感兴趣,可以下载此文档,以供参考。(This is a verilog entry on the document, there are comrades of the verilog interested, you can download this document for reference.)
    2011-11-06 13:18:07下载
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  • cla - Copy
    说明:  ADDER USING VERILOG ADDER WITH VERILOG VERILOG ADDER
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    2022-04-02 04:30:33下载
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