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SDRAM控制器Verilog源码

于 2022-01-25 发布 文件大小:27.46 kB
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代码说明:

用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试,稳定好用。如果有其他bug或测试不完整之处,可email原作者。用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试,稳定好用。如果有其他bug或测试不完整之处,可email原作者。 SDRAM  .....hostcont.v  .....inc.h  .....micro.v  ..... eadme  .....sdram.v  .....sdramcnt.v  ..... st_ inc.v  ..... st_inc.h

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    说明:  基于FPGA的USB接口设计,实现了USB与FPGA的通信(USB interface to FPGA-based design, implementation of the USB communication with the FPGA)
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    Quartus环境下使用Verilog编写的HDB3编解码程序,RTL和时序仿真已过(Quartus under the environment of a HDB3 protocol procedures written in Verilog, RTL and timing simulation has be passed)
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  • 实现16位可逆逻辑ALU 15作业设计
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    2022-11-19 17:20:04下载
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