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简易环形FIFO的设计、简单异步串行通信接口设计等

于 2022-01-25 发布 文件大小:604.72 kB
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简易环形FIFO的设计、简单异步串行通信接口设计等-verilog

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  • altera
    altera官方的各种有用的参考资料,都是自己收集的,遇到问题可以很方便的查看(altera official variety of useful references, are their own collection, problems can easily view)
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  • PS2_KB11
    键盘计算器,可实现加减乘数运算 基于fpga nios2(Keyboard, calculator, addition and subtraction can be realized based on fpga nios2 multiplier operator)
    2011-05-19 10:28:42下载
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  • led1
    点亮led流水灯,通过调用锁相环,可以更改对应的时钟。(Lighting the LED pipelining lamp, the corresponding clock can be changed by calling the phase-locked loop.)
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    一个用Verilog编写的编帧、解帧及码速匹配的程序,相当经典-Verilog prepared with a series of frames, frames and solutions yards speed matching procedures, rather classic!
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