二维高斯实现的Vhdl代码

说明：  xilinx fpga各版本mmcm/pll动态配置RTL代码，包括testbench(xilinx fpga mmcm/pll drp RTL code, including testbench)

用于FPGA的反量化算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。-FPGA used to quantify anti-HDL coding algorithms, including VHDL and Verilog code. Can be used in JPEG and MPEG compression algorithms.

一个用vhdl硬件描述语言实现的一个比较简单的除法器-an divider using vhdl

4人抢答系统，可以计时20秒，20秒无人抢答则视作无人抢答。start之前抢答者视为违规抢答，违规抢答会警告选手。若有一人抢答则其他3人锁定，不可再抢答。aaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaa

vhdl编写的fifo程序-VHDL procedures prepared by the fifo

数字钟VHDL软件设计，包含多种功能，报时，12,24切换，调时(The design of VHDL digital clock software, including a variety of functions, timer, 12,24 switch, adjustable)

基于fpga的位同步信号提取仿真 使用vhdl语言 quartus(To use vhdl language quartus fpga bit synchronization signal extraction-based simulation)

数字ic设计，二级缓存，格雷码，深度256，(Digital IC design, two level cache, gray code, depth 256.)

3g-sdi驱动器，用于全高清视频FPGA解决方案(3g-sdi driver)

异步FIFO 设计源代码，内涵完整的verilog源代码和测试代码。-Source code for asyn_fifo using verilog language.