uart串口的vhdl语言程序。本人调试过 ，非常好用

用VHDL和verilog实现的四人抢答器-using VHDL and verilog realization of four Responder

ldpc编解码程序。有testbentch。-ldpc encoding and decoding process. There testbentch.

verilog，FPGA的TDC电路设计(verilog ，TDC base on FPGA)

自适应均衡器

uart_tr 异步串口通信主机 使用verilog HDL语言编写(uart_tr the host of the uart )

用VHDL编写的EPP通信协议，可以同时收发字节-EPP written in VHDL, communication protocol, you can also send and receive bytes

spartan 3 hardware reference document xilinx

在quartus下搭建的数字锁相环，能实现频率自动跟踪。(The digital phase-locked loop built under quartus can realize automatic frequency tracking.)

代码文件夹： ARVI_FSM.v为顶层文件，用于模拟时用。 dataHex.dat 为模拟输入文件（只有10行，象征的意思。实际我们模拟时，dataHex.dat文件足有1个多GB） dataFormat.dat为输入文件对应的带格式的文件 使用modelsim模拟时，将dataHex.dat名字改为CPUContext.txt 结果: result.txt (Code folder: ARVI_FSM.v for top-level documents used for the simulation. dataHex.dat for analog input files (only 10 line, the meaning of the symbol. actual simulation we, dataHex.dat documents have more than one full GB) dataFormat.dat for the input file the corresponding file with modelsim simulation used to dataHex.dat name to CPUContext.txt results: result.txt)

基本的操作代码,a0-a7是八个信号输入端，a7的优先级最高，a0的优先级最低，当a7输入低电平0时，其他输入无效，编码输出y2y1y0=111；如果a7无效，而a6有效，则y2y1y0=110；