verilog数字式秒表

在体系结构中目前为加法器和乘法器在 verilog 和节奏 45nm---报表表与代码 (verilog)---引用 vlsidsp 的 parhi 进行了模拟 这完成由自己 charantej — — 9524435535

Example of programming fifo in c

基于VHDL语言的DPLL电路的设计，给出了设计方案和部分源代码 (DPLL)

说明：  Verilog HDL语言编写的32位程序计数器（PC）完整工程及相应仿真，QuartusII7.2下编译通过可正常使用。(Complete engineering and simulation of Verilog HDL language of the 32-bit program counter (PC), QuartusII7.2 compiled through normal use.)

说明：  设计一个串行数据检测器，当连续输入三个或更多1时输出1，否则输出0(Design a detector for serial data It outputs 1 when three or more 1 input continuously and outputs 0 otherwise)

ad9649的fpga驱动程序,FMC接口，基于Xilinx KC705(AD9649 Evaluation Board, FMC Interposer & Xilinx KC705 Reference Design)

FPGA 12864显示程序 VHDL程序！！(FPGA 12864 show program )

led学习控制l44444444444444(led verilog led ccccccc)

agilex fpga description

单相的主动式电压质量控制器 对电压跌落进行了补偿(single-phase AVQR for power quility improvement)