BCD 2 格雷码转换器

说明：  SJA1000的ip核和相关测试脚本,OPENCORES 下载(SJA1000 IP downloads from opencores)

借助于实际计算除法的经验，比如11（1011）除以2（0010）（注：以二进制的方式进行），我们首先会比较被除数的最高位是否大于等于除数2，显然该例中1小于10，那么商0，再向下一位看，此时为10，与除数相等，商1余数为0；继续看被除数后一位为1小于除数2，商0，再向下一位看，此时为10，与除数相等，商1余数为1；这样连续比较四次便得到了最后的结果。商为5（0101），余数为1；

原理图输入法制作的32位加法器。。。。。。。。(adder32)

此代码实现4人表决功能，4人中有三人同意即为通过。(Four voting)

说明：  Collection of Ethernet-related components for gigabit, 10G, and 25G packet processing (8 bit and 64 bit datapaths). Includes modules for handling Ethernet frames as well as IP, UDP, and ARP and the components for constructing a complete UDP/IP stack. Includes MAC modules for gigabit and 10G/25G, a 10G/25G PCS/PMA PHY module, and a 10G/25G combination MAC/PCS/PMA module. Includes various PTP related components for implementing systems that require precise time synchronization. Also includes full MyHDL testbench with intelligent bus cosimulation endpoints.

SDRAM的驱动程序，主要是对SDRAM各类状态进行驱动，有刷新模块、读、写模块等。(The driver of SDRAM mainly drives various states of SDRAM, including refresh module, read and write module.)

利用quartus II 软件采用verilog语言设计了一个sigmoid激活函数(this work is a sigmoid ,use verilog language)

vhdl编写的4X4键盘扫描程序，可以有效的消除抖动，并且提供蜂鸣器输出。(VHDL prepared 4X4 keyboard scanner, you can effectively eliminate jitter and provide buzzer output.)

vhdl八位十进制数字频率计的设计，顶层和数码管扫描模块(vhdl eight decimal digital frequency meter design, top-level and digital tube scanning module)

全数字OQPSK解调算法的研究及FPGA实现 论文介绍了OQPSK全数字接收解调原理和基于 软件无线电设计思想的全数字接收机的基本结构，详细阐述了当今OQPSK数字 解调中载波频率同步、载波相位同步、时钟同步和数据帧同步的一些常用算法， 并选择了相应算法构建了三种系统级的实现方案。通过MATLAB对解调方案的 仿真和性能分析，确定了FPGA中的系统实现方案。在此基础上，本文采用Verilog HDL硬件描述语言在Altera公司的QuartusⅡ开发平台上设计了同步解调系统中 的各个模块，还对各模块和整个系统在ModelSim中进行了时序仿真验证，并对 设计中出现的问题进行了修正。最后，经过FPGA调试工具嵌入式逻辑分析仪 SignalTapⅡ的硬件实际测试，(The Research and FPGA Implement of All Digital OQPSK Demodulation Algorithms )