failed to translate

Verilog 编写的ISP1362的控制器IP核，altera公司DE2系统中的源程序-Verilog prepared ISP1362 controller IP core, altera company source DE2 System

本人编写的FPGA光电编码器输入模块,没有实验,但仿真基本实现,希望有参考价值.(FPGA optical encoder input module, there is no experimental, but simulation technology, hope to have reference value.)

ALTERA NIOS处理器实验，QUARTUS下用VHDL编译成处理器，然后NIOS　SHELL下C 语言运行。实验SRAM和DMA调度-Altera NIOS processor experiments QUARTUS using VHDL compiler into processor, then NIOS SHELL C language runtime. Experimental SRAM and DMA Scheduling

能够实现16位的SDRAM的读写，没有仿真文件，只有SDRAM读写的源代码，用Verilog编写(can complete read or write sdram， only include Verilog code and no simulation files)

用verilog 语言编译16QAM调制(a great complied code of 16QAM modulation for OFDM)

说明：  插值滤波器,用于音频解码调制解调,滤波器系数用移位相加实现(Interpolation filter, audio decoder for modulation and demodulation, filter coefficient shift combined with the realization of)

Great guide for writing VHDL

在这个项目中我们使用 DE2 115 板上显示每次通过转移在左边按下某个键滚动你好。 这种架构使用管道和多路复用器

这是我们eda的课程大作业，用quartus仿真循环彩灯并下到板子里能完美的运行出四种波形。工程比较完整，希望对大家有帮助。

fpga的RS485代码,非常容易，适合学习(the code of rs485 in fpga, very easy,suitable for learning)