Vivado约束指导手册
Vivado约束指导手册输入端口到输出端口路径在从输入端口直接到输出端口的路径上,数据:不需要在器件内部锁存(atch),直接从输入端口到输出端口。他们通常被称为ln-to-out数据路径端口时钟可以是虚拟时钟也可以是设计时钟路径举例图3-1描述了上面所有的路径,在此例图中,设计时钟CLKo可被用作端口时钟,这样既可以约束D|N延时也可以约束DOUT延时FPGA DEVICEBoardDeviceInternal Delay REGAData Path DelayREGB Internal DelayBoardDINi DOUT Device○A4InpOutputDelayBUFGPort ClockCLKOPort clockIn-2-out Data PathFigure 3-1: Path Example时钟路径部分每一个时钟路径由三个部分组成:源时钟路径数据路径目标时钟路径源时钟路径源时钟路径是由源时钟从它的源点(典型的是输入端口)到发送时序单元的时钟引脚之间的路径。对于从输入端口起始的时序路径来说,就不存在源时钟路径数据路径对内部电路,数据路径是发送时序单元和捕捉时序单元之间的路径发送时序单元的有效时钟管脚称为路径起始点捕捉时序单元的数据输入管脚称为路径结束点对于输入端口路径,数据路径起始于输入端口。输入端口是路径的起始点对于输出端口路径,数据路径结朿语输岀端口。输岀端口是路径的结束点。目标时钟路径目标时钟路径是由目标时钟从其源点(典型的是输入端口)到捕捉时序单元的时钟管脚之间的路径。对于结束于输出端口的时序路径,就没有目标时钟路径图3-2显示了3段典型的时序路径REGAData PathREGBEndpointSource Clock PathStartpointDestination Clock PathFigure 3-2: Typical Timing PathSetup和Hold分析vⅳ ado ide分析时序并且在时序路径终点时候报告时序裕量。时序裕量是指在时序路径终点数据要求时间和抵达时间的差异。如果裕量为正,从时序的角度考虑此路径是有效的。Setup检查为了计算数据所需的 setup时间,时序引擎:1.决定源时钟和目的时钟之间的普通周期。如果没有被发现,为分析考虑多达1000个时钟周期。2.检查覆盖普通周期上的起始点和终点所有上升和下降沿。3.在任何两个有效 active沿之间的最小正差值dela。这个deta被称为 setup分析的时序路径要求Setup路径要求示例假象2个寄存器之间的一条路径,这些寄存器由其相应时钟上升沿触发。这条路径有效的时钟沿只有上升沿。时钟定义如下:.clko周期6nsck1周期4nsCommon periodclko launch edgesSetup(1)Setup(2)clk1 capture edgesOns 2ns 4nss 8n5 10ns 12nsFigure 3-3: Setup Path Requirement Example图33显示有2个单独的源和目的时钟沿有资格受到 setup分析: setup(1和 setup(2):源时钟发送沿时间:0ns+1*T(ck0)=6ns目的时钟抓取沿时间:0ns+2*(ck1)=8nsSetup Path Requirement=抓取沿时间-发送沿时间=2ns在计算路径要求时候,需要考虑2个重要的点:1.时钟沿是理想的,那就是说,时钟树插入延迟不在考虑之内2.默认时钟在0时间点是 phase-aligned,除非他们的波形定义引进了 phase-shit。异步时钟相位关系未知。时序引擎在分析其间路径时候会考虑默认值。关于异步时钟的更多内容看下部分Setup分析数据要求时间Setup分析数据要求时间是指为了让目的单元能安全的采样数据,数据必须在这个时间点之前稳定。这个值基于:目的时钟采样沿时间.目地时钟延时源时钟和目的时钟的不确定性目的单元 setup时间Setup分析的数据抵达时间Setup分析的数据抵达时间,是指由源时钟发送的数据在路径终点的稳定时候所需要的时间。它的值基于:源时钟发送沿时间源时钟延时数据路径延时数据路径延时包括所有从起点到终点的单元(cel)和线(ne延时。在时序报告中, Vivado将 setup时序考虑为数据路径的一部分。相应的,数据到达和要求时间的公式为:Data Required Time (setup)= destination clock capture edge time+destination clock path delayclock uncertaintyData Arrival Time(setup)= source clock launch edge timesource clock path delay+ datapath delaysetup timeSetup裕量是指要求时间和实际抵达时间的差值:Slack (setup)= Data Required Time -Data Arrival Time在输入数据引脚寄存器上 Setup裕量为负值,说明寄存器有可能锁存到未知的值跳转到错误状态Hod检查Hod裕量的计算与 setup裕量计算直接相关。当 setup分析证明了在最悲观的情况下数据可以被安全捕捉,hold分析确保了:同样的数据不可能被前面目地时钟沿错误的抓取下一个源时钟沿发送的数据不能被用来分析 setup的目的数据沿抓取因此,为了找到hold分析的时序路径,时序引擎考虑了所有为 setup分析的源和目的时钟沿结合的可能。对每一种可能的组合,时序引擎:检查发送沿和减去一个目的时钟周期的抓取沿之间的差值.检查了加上一个源时钟周期的发送沿和抓取沿之间的差值.只保留时间差值最大的发送沿和抓取沿hold路径要求示例采用page33中 setup路径要求示例中的时钟。对于 setup分析那仅有2个可能的时钟沿组合:Setup Path Requirement (S1)=1*T(clk1)-0*T(clk0)= 4nsSetup Path Requirement (S2)=2*T(clk1)-1*T(clk0)=2ns那么相应的hod要求如下:For setup s1:Hold path Requirement (Hla)-(1*T(clk1)-1*T(clk1))-0*T(clko)=onsHold Path Requirement (Hlb)=1*T(clkl)-(0*T(clk0)+I*T(clko))=-2nsFor setup $2:Hold Path Requirement (H2a)=(2*T(clk1)-1*T(clk1))-1*T(clko)2nsHold path Requirement(H2b)=2*T(clk1)-(1*T(clk0)+1*T(clk0))=-4ns从上面可以看出最大的要求时间是Ons,这正好与源时钟和目的时钟第一次上升沿相吻合。Hold路径要求示例,page36显示了 setup检查沿和他们相关的hold检查。cIko launch edgesHla S1 H1b/H2a522bclk1 capture edgesOns 2ns 4ns 6ns 8ns 10ns 12nsFigure 3-4: Hold Path Requirement Example此例中,最终的hod要求时间不是来源于最紧的 setup要求。这是因为所有可能的 setup沿都会被考虑在内,是为了找到最又挑战性的hod要求。正如在 setup分析中,数据要求时间和数据抵达时间是基于以下条件计算的:源时钟发送沿时间.目的时钟抓取沿时间源和目的时钟延时时钟不确定性数据延时.目的寄存器hod时间Data Required Time (hold)= destination clock capture edge timedestination clock path delayclock uncertaintyData Arrival Time (hold)= source clock launch edge timesource clock path delaydatapath delayhold timeHod裕量是要求时间和抵达时间的差值Slack (hold)= Data Arrival Time Data Required Time正的时序裕量意味着即使在最悲观的情况下数据也不会被错误的时钟沿抓取。而负的hold裕量说明抓取的数据错误,而且寄存器可能进入不稳定状态。矫正( recovery和移除( removal分析矫正和移除时序检查与 setup和hold检查相似,区别就是它们应用于异步数据管脚例如set或者clear o对于异步复位的寄存器.矫正时间是异步 reset信号为了锁定新数据已经切换到它的无效状态之后,到下一个有效时钟沿之间的最小时间。移除时间是在异步复位信号安全切换到其无效状态之前,到第一个有效时钟沿之后的最小时间。下面的等式描述了这两种分析的sack是如何计算的Recovery check下面的等式描述了下面如何计算:Data Required Time (recovery ) =destination clock edge start time+ destination clock path delayclock uncertaintyData Arrival Time (recovery )= source clock edge start timesource clock path delaydatapath delayrecovery timeSlack (recovery)= Data Required Time Data Arrival TimeRemoval checkData Required Time (removal)= destination clock edge start timedestination clock path delayclock uncertaintyData Arrival Time (removal)= source clock edge start timesource clock path delay+ datapath delayremoval timeSlack (removal)= Data Arrival Time -Data Required Time正如 setup和hold检査,一个负的 recovery裕量和 remova裕量说明寄存器可能进入亚稳态,并且将未知的电子层带入设计中。定义时钟时钟数字设计中,时钟提供了从寄存器到寄存器之间可靠的传输数据的时间参考。 Vivado ide时序引擎用时钟特征来:计算时钟路径要求以裕量计算的方式报告设计时序裕量更多信息,参考时序分析这章为了得到最精确的最大的时序路径覆盖,时钟必须合理的定义。可以用下面的特征定义时钟:源时钟是指定义在时钟驱动引脚或者时钟树跟端口的时钟时钟沿可以由周期和波形特性的组合描述周期是ns级的,与描述的波形的时间周期相匹配.时钟波形是在时钟周期里,在数ns内时钟上升沿和下降沿绝对时间的列表列表必须包含偶数个值。第一个值一般与第一个上升沿吻合,除非另外指定,默认的时钟占空比是50%相位是ns。如图4-1所示,ck0周期10ns,占空比50%,相位0ns。Ck1周期8ns,占空比75%,相位2ns。CIkO: period 10, waveform =10 5]CIk1: period =8, waveform=2850%50%ClaOns5ns10ns15ns25%75%clkbOns 2ns8ns 10ns16nsFigure 4-1: Clock Waveforms Example传播【 propagated clock)时钟周期和波形特征体现了时钟的理想特征。当时钟进入FPGA器件并且经过时钟树传播时候,时钟沿会有延时而且会随着噪声和硬件特性而改变。这些特点被称为时钟网络延时( latency)和时钟不确定{ uncertainty)时钟不确定性包含下面内容:clock jitterphase error任何额外指定的不确定Vivado会默认的将时钟作为传播时钟,这意味着,这是非理想的时钟。这么做是为了提供包含时钟树插入延时和不确定性的裕量的值。特定硬件资源
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高频电路设计与制作 市川裕一.pdf
高频电路设计与制作 市川裕一.pdf 高频电路设计与制作 市川裕一.pdf图字:01-2005-1166号内容简介本书是“图解实用电子技术丛书”之一。全书共分9章。本书首先对高频的基本知识加以介绍,然后在后续的篇章里,对开关、低噪声放大器、混频器、滤波器、检波电路、振荡电路、PLL的设计与制作等进行详细论述。本书全面地阐述了有关高频电路设计的基础理论及其实际制作,且配有大量的印制电路板图、仿真电路等,图文并茂,大大地提高了本书的参考阅读价值本书适合电子通信及其相关领域的工程技术人员参考阅读,也可作为大专院校电子、通信专业学生的课外阅读资料。图书在版编目(CIP)数据高频电路设计与制作/(日)市川裕一,青木胜著;卓圣鹏译;何希才校北京:科学出版社,2006(图解实用电子技术丛书)ISBN7-03-017369-4I.高…Ⅱ.①市…②青…③卓…④何…Ⅲ.高频电路-设计Ⅳ.TN710.2中国版本图书馆CIP数据核字(2006)第058116号责任编辑:赵方青崔炳哲/责任制作:魏谨责任印制:刘士平/封面制作:李力北京东方科龙囹文有限公司制作http://www.okbook.com.cn学寓版出版比京东黄城根北街16号邮政码:100717http://www縹海印剁有限责任公司印刷科学出版社发行各地新华书店经销2006年8月第版开本:B5(720×1000)2007年2月第二次印刷印张:印数:4001-7000字数:271000定价:39.00元(如有印装质量问题,我社负责调换(新欣》)译者序对电路设计而言,高频电路是由具有丰富经验的技术人员进行设计的。所以,高频电路的设计工作重任往往肩负在前辈工程师的身上。因为高频电路涉及的参数很多,设计时受周边电路的影响很大,不仅要考虑电路本身的设计,也要顾及所使用印制基板的材质、厚度和印制布线等。只要设计不当,就会产生寄生电容形成谐振电路,造成信号被衰减或产生噪声,导致无法满足设计要求。因此,高频电路设计人员需要有经验,所谓经验,就是设计时能事先避免一些不合常理的设计以及解决电路设计时所遇到的问题般初学者可能不具备这些能力。但是,随着科技的进步,高频电路设计的门槛逐渐降低,高频电路/微波电路用的仿真软件也得到了快速的发展。不了解高频电路的人,只要使用髙性能仿真软件,就能得到所需要的性能。因此,设计人员只要依照仿真电路,稍具备一些基本设计概念,就能够设计出高频电路。一般说来,虽能靠仿真软件来设计出所期望的电路,但是,最后还是靠人工去完成。因此,设计人员必须不断学习新知识、积累实际操作经验才能顺利地完成设计任务,而本书就是充实自己的一本好书。本书是高频电路设计的入门书,其内容包括:高频的基础知识,开关、低噪声放大器、混频器、滤波器、检波电路、振荡电路以及PLL等的设计与制作。这些设计与制作都是最基本的概念,根据实际的图表加以说明,使初学者能很快进入高频电路设计领域,对一些有经验的设计者而言,本书也是一本不可或缺的参考书本书内容新颖,深入浅出地介绍了高频电路设计。由于时间仓促,立意虽宏,疏漏之处尚祈不吝指教GHz Jidai no Kousyuuha Kairo SekkeiBy yuichi Ichikawa, Masaru AokiCopyright c 2003 by Yuichi Ichikawa. Masaru AokiAll rights reservedOriginally published in Japan by CQ Publishing Co, Ltd, TokyoChinese (in simplified character only) translation rights arranged withCQ Publishing Co, Ltd, JapanGHz時代O高周波回路設計市川裕—青木胜cQ出版株式会社2004著者简介市川裕一1963年生于群马县1985年毕业于群马大学部电子工学科1985年进入日本光电工业(株)1985年进入日本电气电波机器 Engineering(株),从事微波电路设计1988年进人(株)横尾制作所,从事卫星通信用LNB的设计开发1992年进入太阳诱电(株),从事微弱无线组件设计1999年创办 I-Laboratory,从事高频/微波电路的开发、设计与试制,咨询现在出任1 Laboratory代表青木胜1955年生于埼玉县1979年进入八重州无线(株),从事无线通信设备开发1983年进入日本摩托罗拉(株),从事通信设备的信号处理,控制软件的开发现在出任(有)DST代表董事长图解实用电子技术丛书高频电路设计与制作开关/放大器/检波器/混频器/振荡器的技巧详解〔日]市川裕一青木胜著卓圣鹏译何希才校钭学出版北京前言直到最近,所谓“高频”是指在电气电路中一块特殊的领域。那里是“电子技术人员的世界”,尤其在微波电路的设计现场,反复使用小刀加工印制图案,完成焊接铜箔的作业。作者到现在仍然记得,在刚刚进入高频行业时,听公司的前辈说过,“成为一名合格的技术人员,需要花费10年的工夫”。由于在高频领域常采用试探法,因此,也许从事数字电路或低频电路的专业人员看来,高频电路世界是不易接近的领域。然而随着移动电话的迅速普及,蓝牙( Bluetooth)、无线LAN等无线数据通信设备的快速开发,高频电路技术越来越受到关注。直到今天,人们认为“高频、微波设备是面向防卫产业的特殊技术”,但随着时代的变迁成为最先进技术及通信革命中不可或缺的普遍技术。实际上,在以电气大厂家为中心的高频领域,各种行业不同厂家的加入,且此领域中高频电路技术人员难求的局面仍在延续与过去相比,现在高频电路设计门槛变低而容易进入。原因是根据用户的要求,高频电路/微波电路用的仿真软件在迅速发展。不了解高频电路的人,看看学学久而自通,对输入电路进行最佳化,就能简单设计出相应特性的电路。若使用最近高性能的仿真软件,如果是简单的无源电路,有时也能够实际得到趋近预测特性的性能。但是,仿真软件毕竟是工具,是否能有效利用这种工具全凭使用者所具备的经验与理论基础。在实际的高频电路中,由于有仿真软件不能表现的许多电路要素;因此,实际上,一定要考虑肉眼看不见的电路要素,进行元件的配置,绘制印制图案。使用仿真软件的人,由于积累经验、具备知识的不同,完成的性能有很大差异。常听说“在公司只能做确定工作,不能积累各种经验”。此时,最有效的工作方法是使用仿真软件。若使用仿真软件,就能验证工作中所处理电路的工作情况,并进行调整。若使用刊载于文献与书中的电路或仿真软件附属的样品电路,就能够简单处理各种电路。若由仿真得到虚拟经验,并同时进行日常实用电路的设计与调整,就能极大地提高设计能力。这里,作者最想说的是“要积累丰富的经验”,不仅要阅读文献、书籍,还要尽量多地接触电路,自己动手实际制作,并通过测试调整使电路稳定可靠地进行工作。若接触众多电路,即使要必须设计全新电路或无经验电路时,也会取得成功的。本书是以晶体管技术2000年11月~2001年12月的连载与2000年6月特刊内容作为蓝本,内容加以补充,而后编辑而成。第2章以必须理解的内容为最低限度,对设计高频电路时史密斯图的用法和匹配方法进行了说明。高频电路入门者阅读的图书定是以电磁场理论为中心进行讲解,因此,本书尽量删除了一些难以理解的说明。第3章~第9章,是实际设计、试作并评价2GHz频带的各种高频电路本书所试作的电路还不是十分成熟的电路,有许多改善之处。试作相同电路,无问题也正常动作,“成功啦!”由此感到很高兴,但这并不是结束,而是“经验”积累的开始,大家手脑并用,使这种电路具有更佳的特性。采用试探法过程中,或许大家有新的发现。这就是电路特性好过了头,反而会变坏,这也是“经验”。作为积累经验的题材若能利用本书,那是件高兴的事将自己的想法整理出来以文章的形式呈现给大家,这对于作者来说,也是一次很好的学习机会,并且也是积累经验的过程。本人能够承担本书编写工作,感到非常荣幸最后谨向在百忙之中很快完成了第8章和第9章的编写任务的DST公司的青木胜先生,以及为了使本书浅显易懂而做编辑工作的晶体管技术编辑部的寺前裕司先生致以深深的谢意。2002年冬市川裕目录第1章欢迎进入高频世界—一成为高频工程师为目标1.1频带和电路1.2高频电路设计环境的变化………11241.3现在高频电路设计中广泛存在的弊端……第2章高频的基础知识——为了更好地理解高频信号…2.1信号的波长…………2.2高频电路看作分布常数的电路………2.3高频中最重要的工作是传输线的设计…………112.3.1表示传输线电气特性的“特性阻抗”…………112.3.2高频使用的传输线……2.4用分布常数与集中常数制作的高频电路2.5高频中功率比电压与电流更容易处理…162.5.1S参数的概要…………………2.5.2实际高频元件数据表中记载的S参数…2.6用史密斯图求阻抗2.6.1史密斯图222.6.2在史密斯图上描绘阻抗………………………252.6.3元件与传输线路的增加以及史密斯图上的阻抗轨迹………………………262.7高效率地传输高频信号的技术—匹配………302.7.1禁止使用电阻取得匹配……,,,2.7.2阻抗匹配实例1………………322.7.3阻抗匹配实例2…2.7.4匹配电路构成的不同造成输入阻抗特性的差异……………………………3目录2.7.5使用实际元件的匹配电路………2.8实际无源元件的高频阻抗………2.9能发挥高频电路性能的印制基板的设计2.9.1高频电路用印制基板的基础知识2.9.2印制图案的精度与特性阻抗的偏差2.9.3印制图案“弯曲”对特性阻抗的影响……2.9.4邻近接地图案对信号图案的影响2.9.5邻近信号图案的耦合会彼此影响……………第3章开关的设计与制作—控制信号流的技术3.1高频开关的作用与性能……………3.1.1开关的作用……………………3.1.2开关要求的性能……………3.2开关的种类与选择……………3.3高频开关所使用的半导体元件3.3.1PIN二极管…………3.3.2 MESFET……………………………………633.4PIN二极管作为开关元件的特性实验……………63.5开关基本型—SPST开关的种类与特性…3.5.1两种SPST开关…………………………3.5.2SPST开关的接入损耗与隔离特性3.6SPDT开关的种类与动作3.6.1串联型与并联型的组合开关………………753.6.2两种串联型的组合开关……3.7试作的SPDT开关特性的仿真分析3.7.1SPDT开关的规格…………………………793.7.2试作SPDT开关的高频特性+,隔离特性的改善、,单3.8SPDT开关的试作873.9试作SPDT开关基板的初始特性与调整3.10试作前仿真预测与评价结果不同的原因…………95
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