SD 基于引用 verilog CRC7 计算器

说明：  给出了LTE系统中Turbo编码器的RSC模块FPGA实现(RSC module of LTE Turbo encode system)

that file is different I2S example

时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)

This is a simple example of FIFO(first in and first out) module written in verilog code(This is a simple example of FIFO (first in and first out) module written in verilog code)

vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)

台湾IC中心VHDL讲义，内容详细，适合IC前端设计参考(Taiwan s IC Center VHDL handouts, detailed reference design for front-end IC)

用verilog写的，基于查表法实现的LOG10运算器，在Altera FPGA中应用。(It is a verilog design of LOG10 calculation unit, which is based on LUT arithmatic. And it is applicated in Altera FPGA.)

Sobel 边缘检测 DE2i 150 气旋 IV fpga 与友晶相机而产生-D5M 与不同的阈值。捕获的图像是的 < 跨风格 ="字体-搜索 ； 字体系列：""> 这 pojects 介绍了灰度、 二进制文件、 焊缝和数学形态学。 还描述了本文，即扩张，侵蚀，合闸和分闸的方法。 800 x 600 的分辨率。本文提供的所有操作结果执行本文数目与旋流器的输入 images(800x600) IV DE2i 150 和友晶而产生 D5M 使用 Verilog 编码 inQuartus II 12.1。 FPGA 使得实时焊缝和数学形态学由于其快速的计算成为可能。

这是一个简单的 1 位全加器语言代码 " 时间刻度 1ns / 1ps 模块 1BitFullAdder ( 输入， 输入的 b 输入的 cin 输出 s 输出 cout) ； 分配 s = a ^ b ^ cin ； 分配 cout = (& b) |(& cin) |（b 和 cin） ； endmodule //Test 工作台 " 时间刻度 1ns / 1ps

说明：  VIVADO dma以及vdma 使用文档 基于ZYNQ 7020(vivado DMA&VDMA example text of zynq)