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Sobel 边缘检测

于 2022-01-28 发布 文件大小:14.43 MB
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代码说明:

Sobel 边缘检测 DE2i 150 气旋 IV fpga 与友晶相机而产生-D5M 与不同的阈值。捕获的图像是的 < 跨风格 ="字体-搜索 ; 字体系列:""> 这 pojects 介绍了灰度、 二进制文件、 焊缝和数学形态学。 还描述了本文,即扩张,侵蚀,合闸和分闸的方法。 800 x 600 的分辨率。本文提供的所有操作结果执行本文数目与旋流器的输入 images(800x600) IV DE2i 150 和友晶而产生 D5M 使用 Verilog 编码 inQuartus II 12.1。 FPGA 使得实时焊缝和数学形态学由于其快速的计算成为可能。

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  • hand_shake
    握手程序,可以完美实现跨时钟域的数据传输(handshake and testbench,verilog HDL)
    2011-11-22 21:05:38下载
    积分:1
  • 一个实用的verilog除法器
    这是一个可综合的除法器,内部包含除法模块,比较模块,除法模块。
    2022-05-16 15:39:39下载
    积分:1
  • sobel
    由Verilog编写在FPGA实现sobel算法应用于图像边缘检测,工程文件可在quartus13.1以上版本打开;工程使用到ram、fifo、pll三种ip核,design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块,sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果;测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化,再将生成文件中数据用串口发给FPGA,边缘检测结果会通过VGA输出。(Written by Verilog in the FPGA implementation sobel algorithm applied to the edge detection of the image, the project file can be opened in the quartus13.1 or later project use ram, fifo, pll three ip kernel, design folder contains ram, fifo, vga control and Serial port transceiver and sobel algorithm module, sim and doc folder, respectively, include modelsim simulation module and simulation results test will be 200* 200 resolution picture matlab folder under the matlab script compression, binarization, and then generated Data in the file with the serial port to the FPGA, edge detection results will be output through the VGA.)
    2021-01-15 21:08:46下载
    积分:1
  • S6_VGA
    1。源文件保存在src目录,QII的工程文件保存在Proj目录; 2。程序实现的功能是在VGA显示器上显示彩色条纹,共8种颜色, 可以使用嵌入式逻辑分析仪观测信号; 3。modelsim仿真文件在proj--simulation--modelsim中(1. The source file is saved in the src directory QII project file is saved in the directory Proj 2. The functionality of the program is displayed on a VGA monitor color stripes, 8 colors, you can use the embedded logic analyzer observed signals 3. the modelsim simulation files in the proj- simulation- modelsim)
    2012-11-04 18:26:48下载
    积分:1
  • Verilog 加法器代码
    这是Verilog的加法器的代码。并且还包括:脉动进位加法器。我希望这将是对你有帮助。
    2022-12-23 13:25:03下载
    积分:1
  • FSM_Robustness_Testing
    基于有限状态机的健壮性测试研究。 关键词:健壮性测试;增强有限状态机;全球平台;安全通道协议(The Research of Robustness Testing Based on FSM)
    2012-09-06 14:08:56下载
    积分:1
  • Verilog code gen
    根据配置生成verilog module 可用于生成模块顶层接口,寄存器接口; 集成若干个模块; 生成模块简单testbench;
    2022-10-30 07:25:03下载
    积分:1
  • bayer2rgb
    bayer to rgb, module Bayer2RGB(          input       MainClk,     input       nRST,          input       iVsync,     input       iHref,     input[9:0]  iPixelData,  &nbs
    2022-08-17 06:48:57下载
    积分:1
  • frenqucy
    利用康芯公司的FPGA芯片设计制作频率计,实现对频率的测量。(Kang core using FPGA chip design company frequency meter, realize the frequency measurements.)
    2011-07-27 15:49:30下载
    积分:1
  • LCD12864(st7920)
    整理的网上关于LCD12864(ST7920控制器)的串并口程序,已在stc89c52rd+11.0592MHz的情况下测试通过(Finishing line on LCD12864 (ST7920 controller) serial and parallel programs, in the case of stc89c52rd+11.0592 MHz test)
    2020-09-13 08:48:00下载
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