verilog实现二维卷积设计

该项目是在的Quartus2实施，Altera公司的在DE2开发板....  设计有一个功能来积累给定的输出...这必须学习在Verilog HDL语言的基本编码..  这仍是如此基本的编程，它必须加强和改进..  使它成为一个更复杂的UT还精确的编码方案...谢谢你看我的工作..

//顶层模块 //本次正弦波频率大约在750-800Hz，没有精确计算，和DA的加载时间有关 module DA_AD ( clk, rst_n, DAC_SCLK, DAC_DATA, DAC_LDAC, DAC_LOAD, ADC_SDO, ADC_SDI, ADC_SCLK, ADC_EOC, ADC_CS, ADC_FS, led1 ); input clk; input rst_n; output DAC_SCLK; output DAC_DATA; output DAC_LDAC; output DAC_LOAD; //AD相关 input ADC_SDO; //ADC转换完成输出的数据 input ADC_EOC; //ADC的转换完成输出信号 output ADC_SDI; //ADC的输入数据 output ADC_SCLK; //ADC时钟信号 output ADC_CS; //ADC片选,低有效 output ADC_FS; //DSP模式帧起始信号 output led1; wire DATA_EN; wire [7:0] Cordic2driver; wire start; TLC5620_driver ins_TLC5620_driver ( .clk(clk), .rst_n(rst_n), .DATA_IN(Cordic2driver), .DATA_EN(DATA_EN), .

在本文中，我们设计了一个重力中心计算器，加快计算的重力中心，可以在中使用自动控制系统或计算机动画。这个项目的目的是计算系统的重力中心 通过导入一系列的坐标和点的重量包括点。在系统中导入六个点后从当前的重力最远点决定的，然后在导入新的点之前最远点是 删除。

Verilog代码，适合于初学者进行学习，是基于DE2平台的代码。(Verilog code, suitable for beginners to learn, is based on the DE2 platform code.)

AHB 总线slave verilog实现(Implementation of AHB bus)

多相滤波系统的设计与实现，有MATLAB仿真程序，有sysgen的系统仿真，还有VHDL代码，其中还有FIR的系数参数等等(Polyphase filter system, the design and implementation includes a MATLAB simulation program, sysgen system simulation, and VHDL code, including FIR coefficient parameters, and so on )

鉴于stm32在keil平台上的ADC采集转化，在LCD屏上显示程序(voltage acquisition adc)

可以获取各种字符，并在数码管显示出来，非常的靠谱且稳定(Various characters can be acquired and displayed on the digital tube.)

用verilog实现的UDP协议，包括arp，udp，ip分段协议等，对于想用FPGA实现TCP/IP协议的人来说，应该会起到一定的帮助作用(Implemented with verilog UDP protocols, including arp, udp, ip fragmentation protocol, etc., who want to achieve TCP/IP protocol with the FPGA people, should play a helpful role)

FPGA控制AG9226进行采样的代码,并用signaltap测试了一下其正确性(FPGA control AG9226 to sample the code, and use signaltap to test the correctness of the demo.)