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DA模块(TLC5620)、AD模块(TLV1544)

于 2022-02-05 发布 文件大小:8.55 MB
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代码说明:

//顶层模块 //本次正弦波频率大约在750-800Hz,没有精确计算,和DA的加载时间有关 module DA_AD ( clk, rst_n, DAC_SCLK, DAC_DATA, DAC_LDAC, DAC_LOAD, ADC_SDO, ADC_SDI, ADC_SCLK, ADC_EOC, ADC_CS, ADC_FS, led1 ); input clk; input rst_n; output DAC_SCLK; output DAC_DATA; output DAC_LDAC; output DAC_LOAD; //AD相关 input ADC_SDO; //ADC转换完成输出的数据 input ADC_EOC; //ADC的转换完成输出信号 output ADC_SDI; //ADC的输入数据 output ADC_SCLK; //ADC时钟信号 output ADC_CS; //ADC片选,低有效 output ADC_FS; //DSP模式帧起始信号 output led1; wire DATA_EN; wire [7:0] Cordic2driver; wire start; TLC5620_driver ins_TLC5620_driver ( .clk(clk), .rst_n(rst_n), .DATA_IN(Cordic2driver), .DATA_EN(DATA_EN), .

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0 个回复

  • baugh wooley codes
    这是用于阵列乘法器baugh wooley 。这是写Verilog代码。它表明8位阵列乘法。这是输入含有8,8每输出有15位
    2023-06-03 10:00:03下载
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    通信中卷积交织/解交织FPGA源程序,采用verilogHDL代码实现,包含测试程序,经过验证。(Communication in the convolutional interleaving/de interleaving FPGA source program, using verilogHDL code to achieve, including test procedures, after verification.)
    2021-04-17 15:18:53下载
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  • LMS
    verilog实现的LMS的算法,另外有tb文件可以测试已测试代码正确……(verilog implementation of LMS algorithm, another tb files can test the code has been tested properly ......)
    2021-03-12 15:29:25下载
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    对于32位寄存器前导零个数的计数,一个简单的程序(32 registers a leading zero number of counts, a simple procedure)
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  • 8psk
    在matlab中8psk的调制和解调仿真程序(the modulation and demodulation of 8psk)
    2013-05-02 09:54:07下载
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  • Chebyshev-filter
    利用matlab设计了一个切比雪夫滤波器,并且对滤波器性能进行了仿真分析。(Using the matlab design a chebyshev filter, and has carried on the simulation analysis on filter performance. )
    2013-09-05 20:04:36下载
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  • SPI主/从
    // ;说明:
    2022-06-27 03:42:43下载
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  • UDP
    用verilog实现的UDP协议,包括arp,udp,ip分段协议等,对于想用FPGA实现TCP/IP协议的人来说,应该会起到一定的帮助作用(Implemented with verilog UDP protocols, including arp, udp, ip fragmentation protocol, etc., who want to achieve TCP/IP protocol with the FPGA people, should play a helpful role)
    2021-04-05 04:39:03下载
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