重力中心计算器

Simulation and Synthesis Techniques for Asynchronous FIFO Design

汉明码学习，以（7，4）为例，仿真正常。(Hamming code learning, taking (7, 4) as an example, the simulation is normal.)

文件包含

说明：  实现简单的硬件加法器、除法器，实现源码文中注释(Realize simple hardware adder and divider, realize source code)

半加器使用Verilog编码用于Xillinx

异步串行传输的verilog hdl 功能文件以及测试文件(The verilog hdl source and the testbench of asynchronous serial transmission )

本模块适合所有红外接收端，使用时请注意修改地址码，要接收的就是识别用户码，代码里有标注，谢谢大家的支持！

这是语言代码的 vga 控制器，为使用 fpga 德 70 altera 和使用 quartus， 此过程描述的水平像素计数器的操作。同步设置计数器为零 fpga_reset_n 应用时。计数器上的每个像素时钟的上升沿的递增。水平像素计数器的范围是 [0,793]。当计数器达到 793 时，它翻转为零在下一个周期。因此，该计数器有 794 像素时钟的期间。同为 25 MHz 的像素时钟，这一段时间的 31.76 μ s 转化。

开源的ULPI IP核，可用于USB3300芯片的开发(openSource ULPI IP core which could be used for USB3300 chip development)

低通滤波器（由matlab和simulink两种方法实现）源文件及图片示例(Low-pass filter) source file and photo examples (by the two methods matlab and simulink)