登录
首页 » Verilog » 重力中心计算器

重力中心计算器

于 2022-02-18 发布 文件大小:4.63 MB
0 164
下载积分: 2 下载次数: 1

代码说明:

在本文中,我们设计了一个重力中心计算器,加快计算的重力中心,可以在中使用自动控制系统或计算机动画。这个项目的目的是计算系统的重力中心 通过导入一系列的坐标和点的重量包括点。在系统中导入六个点后从当前的重力最远点决定的,然后在导入新的点之前最远点是 删除。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • add_verilog
    2位全加器,实现全加器的功能,有近位的加法,输出也有近位,还有testbench,进行验证,验证通过(Two full adders, to achieve full adder function, nearly bit adder, there are nearly bit output)
    2014-05-14 18:56:33下载
    积分:1
  • XAPP_585
    XAPP585 serdes_1_to_7 and serdes_7_to_1 data
    2021-02-04 13:49:57下载
    积分:1
  • adc7606
    给FPGA程序,使之产生信号,驱动AD7606读取数据,并行模式。(give FPGA signal to read AD7606)
    2021-03-29 21:39:10下载
    积分:1
  • verilog
    lbus总线:一般是两个FPGA之间的相连接总线。或者其余器件与FPGA之间的数据总线。一般的时候会设计到双向数据总线。如何完成读写的控制?这里介绍一种简易稳定的处理方法。利用IOBUF完成双向总线。
    2022-09-02 10:20:03下载
    积分:1
  • cpu32 _加法器
    介绍 verilog 语言,用于实现包括乘法计算两个 32 位数字。在码,我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。
    2022-12-10 02:15:03下载
    积分:1
  • dct
    里面含有vhdl和verilog 版本,很好用!dct变换用得很多啊!(Which contains a VHDL and Verilog versions of very good use! Dct transform with a lot ah!)
    2007-08-27 16:00:31下载
    积分:1
  • cla - Copy
    说明:  ADDER USING VERILOG ADDER WITH VERILOG VERILOG ADDER
    2019-03-19 01:35:37下载
    积分:1
  • fdd
    按键消抖,对时钟沿计数决定是否将bin值给内部的按键值。(Debounced buttons, whether on the edge of the clock count within the bin value to the key value.)
    2011-11-08 14:34:08下载
    积分:1
  • pingpang_ram
    乒乓RAM静态随机存储器的控制,用于解决数据流连续存储问题。(Ping pong RAM static random access control, to solve the problem of continuous data flow storage.)
    2020-09-22 10:17:50下载
    积分:1
  • source_file
    说明:  有限状态机 rtl code 和 TB验证环境(Finite state machine RTL code and TB verification environment)
    2020-08-13 15:05:19下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载