基于VERILOG的小数分频

本设计基于RS232进行了一个串口模块的设计，另外把一个FIFO加入其中，使得串口可以通过先进先出的模式进行数据的传输。

一个全加器和，增加了二进制数和帐户进行的值以及。一一位全加器加三一位数字，通常写成 ；A，B，和 ； ；CIN； ；一 ；和 ；B  ；是操作数，和 ；CIN  ；是一位从以前的少重要阶段。[ 2 ]  ；全加器通常是在一个级联的加法器的一个组成部分，其中添加8、16、32，等位的二进制数。该电路产生一二位输出，输出端和通常由信号 ；cout  ；和 ；S，

Spartan 3E上的Rotary encoder控制程序，及验证它的小灯程序(Rotary encoder on the Spartan 3E control procedures, and verification procedures for its small light)

红色飓风II开发板USB2FPGA USB驱动程序，由verilog编写，包括源码和FIFO测试程序(Red Hurricane II development board USB2FPGA USB driver from verilog preparation, including source code and test procedures FIFO)

音乐计算器，可实现999以下加减法及与非运算功能，并能够播放两段音乐，可下载到FPGA板子上实现。(Music Calculator)

基于Verilog的FPGA时钟分频程序(FPGA clock frequency division program based on Verilog)

华为经典设计全套入门技巧，面试经验，设计技巧(Huawei Classic Design Complete Introduction Skills, Interview Experience, Design Skills)

This design is an implement method of RAM wrapper, which can be used to connect peripheral device with SRAM, and realize Read-Write function base on the AHB bus protocol.

4 级流水方式的8 位全加器。。。。。。(Way flow of 4 full adder 8. . . . . .)

verilog编写的16阶升余弦滤波器 采用直接型结构实现 对方波进行滤波 输出波形 含testbench文件(order raised cosine filter verilog written 16 direct-type structure to achieve the other wave filtering the output waveform containing testbench file)