基于verilog的FIR滤波器程序设计（调试过的）

一个很好的VHDL实现的功能模块程序,希望你可以用的上!-a good VHDL functional module procedures in the hope that you can use!

（1）用HDL设计一个多功能数字钟，包含以下主要功能：精确计时，时间可以24小时制或12小时制显示； （2）日历：显示年月日星期； （3）能用QuartusII软件仿真；

基于EDA的八音自动播放电子琴设计 内有VHDL语言设计 有-The octave-based EDA player automatically have a flower design language VHDL design

TMS320C6678 EVM TMS320C6678 EVM GOOD(TMS320C6678 EVM GOOD TMS320C6678 EVM GOOD)

自己写的位同步实验程序参考，该算法需要发送和接收方的频率比较稳定时，可以很快地达到位同步，且十分稳定。位同步是通信技术的基础之一，希望对大家学习有所帮助。(The program is a reference used for bitsynchro writed by myself.When the both send s and receive s frequency are stable,the program can reach bitsynchro fastly.)

vhdl golden reference guide

设计一个能求出一个32bit字中两个相邻0之间最大间隙的电路。完成HDL设计及testbench描述，给出综合后的时序仿真结果。提交纸质文档。(Design a circuit that can find the maximum gap between two adjacent 0 in a 32bit word. The HDL design and testbench description are completed, and the result of comprehensive simulation is given. Submit paper documents.)

verilog lcd2864 适合初学者(verilog lcd2864 )

应用背景与转置结构的FIR滤波器的设计基于延迟元件作为D触发器单元。加法器乘法器和延迟元件设计中扮演着重要的角色。它完全建成4抽头的FIR滤波器的设计与常规设计。在 ；信号处理，一个 ；有限脉冲响应（FIR） ；过滤器是一种过滤器 ； ；脉冲响应的 ； ；（或响应任何有限长度的输入）是有限 ； ；时间，因为它解决了在有限的时间内为零。这是在对比 ；无限脉冲响应（IIR）滤波器 ；，其中可能有内部反馈和可能继续无限期地回应（通常衰减）。关键技术它将实现在Xilinx ISE Design Suite 14版合成。 ；

数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。-NC NC divider divider design of its function is when the input given different input data, input the clock signal will have different sub-frequency ratio, NC prescaler value can be used include parallel preset counter adder design is completed, the method is to count the number of overflow bit with preset load to the input signal phase.