dual-mode，turbo译码器

超前进位加法器得VHDL实现小点资料代码(CLA was a small point of information VHDL code)

32位全加器，另有一个采用流水线的版本，是基于verilog语言的，很实用，希望对大家有所帮助(32-bit full adder, while a pipelined version，code is based on verilog language, it is practical, we hope to help)

这里是verilog代码 ；8bit  ；吠陀乘数还可以使用这个模块的设计…你想要更大的…

设计题目：基于MATLAB的FFT算法的设计 设计内容： 所设计的FFT算法应完成以下功能： （1）在MATLAB环境下编写FFT算法（不调用系统现有函数）； （2）实现对选定图片进行FFT计算、还原（IFFT计算），并与系统FFT函数做对比，进行分析； （3）设计GUI界面。 (Design topics: content based on the the MATLAB FFT algorithm design design: the design of the FFT algorithm should perform the following functions: (1) the FFT algorithm written in MATLAB environment (do not call existing function of the system) (2) to achieve the selected picture for FFT calculation, restore (IFFT calculation) system FFT function analysis (3) design GUI interface.)

本文阐述了设计的 4 位携带看前方 adder.this 加法器是比较会波及进位加法器的高速度。

mike11河道断面处理软件，将断面格式写成11要求的格式(MIKE11 river section processing software, the section format 11 format )

Description of a sistolic arhictecture for a FFT implementation in FPGA.

用verilog hdl语言编写的fpga与片外sram 的读写控制(With the verilog hdl language fpga sram chip with read and write control)

说明：  FPGA锁相环实验： 顶层文件加底层IP文件构成 top中例化ip核pll(Experiment of Phase-Locked Loop Based on FPGA)

温度传感器实验，将温控芯片的温度信号通过fpga用数码管显示(temperature display)