登录
首页 » VHDL » 华为如何规范软件代码写作,

华为如何规范软件代码写作,

于 2023-06-09 发布 文件大小:1.33 MB
0 185
下载积分: 2 下载次数: 1

代码说明:

为华为内部文件,用于华为内部员工培训,对我们从事科研的人来说,这是个一个非常好的材料,可以学习华为文档管理规范,和代码编写规范。当然了也学习华为如何化繁为简,让员工迅速掌握关键技术。这个一个非常值得学习揣摩的材料

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • verilog-2-1-4
    卷积码(2,1,4)编解码的FPGA实现(Convolution code (2,1,4) decoding the FPGA implementation)
    2020-12-27 21:09:02下载
    积分:1
  • Svpwmm
    Verilog HDL 写的SVPWM 算法的实现,使用的是altera 风暴系列的FPGA,占用资源1w+逻辑宏单元(Verilog HDL ,SVPWM)
    2021-05-14 17:30:02下载
    积分:1
  • Chebyshev-filter
    利用matlab设计了一个切比雪夫滤波器,并且对滤波器性能进行了仿真分析。(Using the matlab design a chebyshev filter, and has carried on the simulation analysis on filter performance. )
    2013-09-05 20:04:36下载
    积分:1
  • dianziqingsheji
    实现拟想要的音乐,基于at89s51单片机的电子琴设计!(To achieve the desired music to be based at89s51 keyboard microcontroller design!)
    2010-05-19 14:01:34下载
    积分:1
  • Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考....
    Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.-Clock_Dithering_Verilog this is a Clock u_dither, everybody want to make Verilog-jitter can refer to.
    2022-12-08 19:40:03下载
    积分:1
  • io_uart
    verilog设计的32位IO口扫描后通过串口发送到计算机(Verilog design of 32 bit IO export after scanning through the serial port to the computer)
    2012-12-27 00:05:01下载
    积分:1
  • verilog_median_filter
    图像处理的中值滤波器,使用verilog开发环境编程实现。(Verilog development environment programming median filter)
    2016-01-24 16:54:32下载
    积分:1
  • 基于basys3的推箱子游戏
    基于FPGA的游戏实例,开发板为Xilinx的basys3,VGA显示(Basys3, VGA Display of Xilinx Development Board Based on Game Example of FPGA)
    2021-03-12 13:09:25下载
    积分:1
  • PLL
    FPGA板上的锁存器PLL控制代码(verilog代码)(FPGA board latch the PLL control code (Verilog code))
    2021-03-19 17:29:19下载
    积分:1
  • a_sistolic_FFT_architecture_for_FPGA
    Description of a sistolic arhictecture for a FFT implementation in FPGA.
    2009-03-24 18:12:27下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载