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并串转换

于 2023-06-03 发布 文件大小:1.52 kB
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代码说明:

利用VHDL语言实现并串转换过程。利用VHDL语言实现并串转换过程。利用VHDL语言实现并串转换过程。利用VHDL语言实现并串转换过程。利用VHDL语言实现并串转换过程。

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  • 常用的缩写
    fpga学习中常用的缩略语-commonly used abbreviations
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  • MID_FILTER
    中值滤波算法的verilog实现,可用于相关算法在基于FPGA的嵌入式图像处理系统中。(Median filtering algorithm verilog realization available FPGA-based embedded image processing system.)
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    用verilog实现的一个2抽头RLS自适应滤波器的代码(A realization with verilog HDL code of a two-tap RLS adaprive fliter )
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  • THU微纳电子系ic设计课程大作业CNN
    说明:  THU微纳电子系ic设计课程大作业,使用verilog实现CNN加速器,含一层卷积和池化,仿真通过。(a CNN accelerator written in VerilogHDL, including one conv layer and one pooling layer, simulation passed)
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  • 二进制神经网络(BNN)bnn-fpga-master
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    它是一个正常的 fifo 编程代码。读和写时钟哪里不同对于写作过程阅读过程单独指针使用和用于控制这两个过程 3 附加指针1 指针为写指针控制其他读取的指针控制usedptr1 (第 1 次附加指针) 将递增的值写入进程和 usedptr2(第 2 次的附加指针)读取过程的减量。其中之一都被分配到 used_reg(第 3 次附加指针)。T他将控制的空和满的标志。由于这些标志写和读的启用控制信号
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