登录
首页 » VHDL » 多倍(次)分频器 请注意: 本例的各个源描述的编译顺序应该是: 52_divider.vhd 52_divider_...

多倍(次)分频器 请注意: 本例的各个源描述的编译顺序应该是: 52_divider.vhd 52_divider_...

于 2023-05-29 发布 文件大小:1.41 kB
0 154
下载积分: 2 下载次数: 1

代码说明:

多倍(次)分频器 请注意: 本例的各个源描述的编译顺序应该是: 52_divider.vhd 52_divider_stim.vhd-Times (times) divider Please note: This case is described in various sources to compile the order should be: 52_divider.vhd 52_divider_stim.vhd

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 学习应用FPGA pid实现
    pid程序,新学者,使用FPGA学习,希望大家一起学习
    2023-08-21 11:25:08下载
    积分:1
  • med01-165
    median filter details
    2011-01-30 18:29:06下载
    积分:1
  • pal制视频的显示
    代码来源http://www.spacewire.co.uk/video.html,需要CRT显示ITU.656格式的视频的可以参考
    2022-06-02 03:09:20下载
    积分:1
  • dianti
    实现电梯的相关控制系统,在开发板EGO1上实现,数码管显示相关的楼层和状态(dianti in verilog)
    2020-12-26 10:59:03下载
    积分:1
  • 集成电路的I2C协议间
    inter integrated circuit i2c protocol
    2022-02-03 10:59:46下载
    积分:1
  • Generate_4fsk
    雷达信号产生4PSK简单脉冲信号很好用信号产生(Radar signal pulse signal generating 4PSK simple signal generating good)
    2013-06-22 23:10:05下载
    积分:1
  • 《Verilog HDL 程序设计教程》3
    《Verilog HDL 程序设计教程》3-"Verilog HDL Design Guide" 3
    2023-02-08 02:25:03下载
    积分:1
  • CRC-Verilog
    此是进行循环冗余效验的Verilog编码,适合多种标准,如CRC16(this Cyclic Redundancy is well-tested Verilog code for a variety of criteria, such as CYXLIC REDUNDANCY)
    2007-01-03 10:47:43下载
    积分:1
  • and-gate
    programming of and gate
    2016-11-22 14:30:48下载
    积分:1
  • Carried-Phase-shift-SPWM
    基于FPGA的多电平载波移相SPWM方法实现(theCarried-Phase-shift SPWM method of Multi-Level converter based on FPGA)
    2015-05-26 09:38:49下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载