LZRW1 VHDL语言，有有下

本文提出了降低动态功耗有限 Imppulse 跃 (FIR) 数字滤波器的方法这些方法包括低功耗串行乘法器和串行加法器、 移位/添加的乘数，折叠组合展位乘数线性相位结构的改造和应用对 fir 滤波器，以减少功率引致此干扰的消耗也是减少。最小的功率，实现是在基于 8taps 和 8bits 的投入在 100 MHZ 转变/添加乘数 fir 滤波器的功率为 110mw 和 8bits 系数。拟议的 FIR 滤波器，合成了采用 Xilinx ISE 斯巴达 3E FPGA 和权力分析了使用 Xilinx XPower 分析器。

VHDL描述的跑马灯程序，用于初学者练习-Marquee procedures described in VHDL, for beginners to practice

基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,图像基本操作,几何变换,直方图,灰度化处理等(System Generator based image processing engineering, multimedia processing FPGA implementation source code, the basic operation of the image, geometric transformations, histogram, gray processing)

在开发板EGO1上实现赛车游戏,语言为verilog，内含bits文件(racing game in verilog)

利用VHDL实现CPLD（EPM240T100C5）的串口发送程序-Using VHDL realize CPLD (EPM240T100C5) Serial sending procedures

利用VHDL语言描述出一个双脉冲，可任意设置两脉冲长和中间时间间隔。(A double pulse is described in VHDL language, and the two pulse length and the intermediate time interval can be arbitrarily set.)

saa7113_配置.SAA7113视频解码系列芯片的一种，8位彩色配置(saa7113_ configuration. SAA7113 video decoder chips in an 8-bit color configuration)

Demo 使用 PmodHMT 模块实时检测环境温度和湿度。(The Demo uses PmodHMT modules to detect environmental temperature and humidity in real time.)

ARM7系统IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。(ARM7 System IP Core VHDL language source code, the need for the development environment is QUARTUS II 6.0.)

使用Verilog编写的时间同步模块，解决位同步问题，ISE12.2下编译通过(Time synchronization module written in Verilog, bit synchronization issues under ISE12.2 compiled by)