这是一个FPGA

（1）MTI （2）用FFT实现MTD （3）用FIR滤波器实现MTD ((1) MTI (2) using FFT realization MTD (3) with the FIR filter implementation MTD)

用verilog语言实现DCT编解码 附有DCT的说明(Using Verilog language realize DCT codec with a description of DCT)

Watch Dog Counter reset the output when the given timing meets.

设计的结构是纹波进位加法器，但执行的操作是加法和减法，两种操作都是32位的，具体取决于控制信号。如果控制信号为“1”，则选择减法，然后选择“0”，然后选择加法

AMBA总线apb总线的verilog代码以及相关的中断控制。(AMBA bus apb bus verilog code and associated interrupt control.)

VHDL描述的简易图像缩小模块，将PAL制720×576的图片缩小为512×410，采用最近临域法，13.5MHz时钟下可实时处理PAL视频。-VHDL description of a simple image to narrow the module, will be PAL system of 720 × 576 image reduced to 512 × 410, using the recent Pro-domain method, 13.5MHz clock can handle PAL video in real time.

verilog 写的 “梁祝”乐曲演奏电路-verilog wrote " The Butterfly Lovers" music concert circuit

本例为TLC7524接口电路VHDL原程序-Example for the TLC7524 interface circuit VHDL original procedure

E1成帧器和解帧器的FPGA实现源码，测试可用(E1 Framer deframer)

在ＦＰＧＡ中产生的频率可调的锯齿波型信号发生器(The frequency of the FPGA to generate the sawtooth waveform signal generator adjustable)