FPGA产生纳秒脉冲

在学习verilog语言及数电的相关知识后，运用所学知识及查阅资料完成对简易数字钟的设计，以巩固以前所学知识，提高解决和分析问题的能力以及掌握稍复杂逻辑电路的设计方法；深刻理解verilog语言的思路，并进一步掌握操作BASYS2板的使用；掌握计数器的设计方法，模块之间的协调方式，了解电路设计层次。       构造一个24小时制的数字钟，要求能显示时、分、秒（用数码管加LED来完成），能利用板上的微动开关作时钟的调整，用板上的LED的闪烁作整点报时。

在FPGA EGO1的口袋平台上实现数码管滚动显示学号的功能(Rolling on the digital tube to display the school number)

Design approach for VHDL and FPGA Implementation of Automotive Black Box using CAN Protocol

AHB master总线verilog实现(Implementation of AHB master bus Verilog)

本文提出了一种有效的改进设计方法

VHDL operators basics

altear max10 adc demo，实验使用了2个adc，最大支持18路adc(altear max 10 demo with 2 adc， max support 18 channel adc)

the interface design of pcie based on FPGA

ofdm系统的matlab实现，包括插入导频信号和循环前缀(Matlab implementation of ofdm system, including inserted pilot frequency signal and the cyclic prefix)