DE2_115_TV开发板例程，含SDRAM及异步FIFO应用

一个八位的并行输入，串行输出的编码器；带有开头结尾帧。(It is an encode with eight palallel input and a serial output.)

E1成帧器和解帧器的FPGA实现源码，测试可用(E1 Framer deframer)

LDPC的短码，码长为40速率为0.5的LDPC码的设计，用的是QC矩阵，压缩文件为原码部分，工程太大传不上去。(LDPC short code, a code length of 40 rate of 0.5 LDPC code design, using a QC matrix, the compressed file is part of the original code, do not pass up the works too.)

verilog实现rtc文档，可用于实现RTC。(verilog realize rtc document can be used to implement the RTC.)

VHDL编写加扰和解扰程序，程序连在一起仿真正确，并通过下板子抓数据验证程序没问题-Write scrambling and descrambling program, VHDL program together properly simulation, and data validation procedures is caught by the board no problem

说明：  在zedboard上运行的神经网络架构，方便移植。(Run lenet-5 on zedboard)

说明：  基于FPGA的USB接口设计，实现了USB与FPGA的通信(USB interface to FPGA-based design, implementation of the USB communication with the FPGA)

FPGA verilog 实现任意位宽的移位相乘法，有符号小数或者有符号整数相乘。函数调用方式(FPGA verilog achieve any bit-wide shift multiplication , signed or signed decimal integer multiplication . Function call )

实践的打井不工作，只是尚未尝试测试出多一点，不是最后的版本 ！

本程序可以在DE1-SOC的实现10进制的FPGA数字计数器