故障时钟检测电路的设计

这是一个可综合的除法器，内部包含除法模块，比较模块，除法模块。

verilog，FPGA的TDC电路设计(verilog ，TDC base on FPGA)

vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)

使用system verilog编写的一系列代码。包括二进制码与格雷码转换，优先编码器，38解码器，计数器等等(system verilog code with testbench.)

同步 FIFO 的 Verilog 设计代码。核查 Env 可以围绕它 SV 或 UVM。数据宽度是 8 位和 FIFO 深度是 2 ^3 = 8

xilinx公司的virtex-5开发板原理图 需要的可以下载看一下 希望对你有帮助(xilinx company virtex-5 development board schematics can download look you want to help)

说明：  Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s in the 7 series and beyond. Compared with the previous ISE design suite, Vivado can be said that the new design. No matter from the interface, settings, algorithms, or from the user ideas, are new. Look at Vivado, Tcl has become the only supported script, this file is vivado tcl command collection.)

从github下载的，能够参考设计AXI4的协议接口(AXI4 Verilog template)

用于ATmega128的一些通讯程序，包含I2C　UART，SPI等接口，用ICCAVR编译(for ATmega128 some communications procedures, including UART I2C, SPI interfaces with ICCAVR compiler)

完成RS（5，3）编码程序，运用Verilog语言。(Complete the RS (5,3) coding process, the use of Verilog language.)