汉/解码器

介绍 verilog 语言，用于实现包括乘法计算两个 32 位数字。在码，我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。

说明：  rgmii代码编写，实现rgmii接口功能，可进行参考设计(The rgmii code is written to realize the function of rgmii interface, which can be used for reference design)

在ＦＰＧＡ中产生的频率可调的锯齿波型信号发生器(The frequency of the FPGA to generate the sawtooth waveform signal generator adjustable)

用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试，稳定好用。如果有其他bug或测试不完整之处，可email原作者。用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试，稳定好用。如果有其他bug或测试不完整之处，可email原作者。 SDRAM  .....hostcont.v  .....inc.h  .....micro.v  ..... eadme  .....sdram.v  .....sdramcnt.v  ..... st_ inc.v  ..... st_inc.h

说明：  QPSK 调制 与 解调的源代码 可综合 出波形(QPSK modulation and demodulation of the source code)

code for fft non synthesisable in xilinx ise

一个用Verilog写的电子锁工程，带testbench。(An electronic lock project written in Verilog with testbench.)

应用背景pll数字锁相环在FPGA中具有很重要的作用，在提取信号同步时钟等方面都有应用。关键技术FPGA的PLL数字锁相环的实现基于verilog语言，采用鉴相器、滤波、数控振荡器、分频器的结构进行实现。

说明：  设计了六相感应电机的控还原 制平台的硬件结构及其各个组成部分,控制平台结构主要由DSP控制系统和主驱动电路系统以及检测电路系统组成。控制系统采用TI公司的TMS320F2812快速DSP控制芯片。 (This paper designs the hardware structure of the six-phase motor control system and introduces every component. The control platform consists of DSP control system, main drive circuit system and detection circuit system .The control system adopts TMS320F2812 DSP chip of TI Company. 更多还原 )

5个arm核arm6_verilog,arm7_verilog_1,arm7_VHDL,Core_arm_VHDL,nnARM01_11_1_3 arm6_verilog.rar 一个最简单的arm内核，verilog写的，有点乱 arm7_verilog_1.rar J. Shin用verilog写的arm7核心，结构良好，简明易懂 nnARM01_11_1_3.zip.zip nnARM开源项目，国防科技大学牛人ShengYu Shen写的，原来放在opencores上，因为写得太好了，后被ARM公司封杀~~这里是目前我能找到的最终版本了~ Core_arm_VHDL.rar VHDL语言实现的arm内核，可以在http://www.opencores.org/project,core_arm下载到，不过还不是非常完整，有些小bug ARM7_VHDL.rar Ruslan Lepetenok用VHDL写的arm内核，也非常不错