仲裁者Verilog

利用VHDL编写的电子琴发生器，以简单的演奏电路论文(Electronic organ prepared using VHDL generator to perform a simple circuit Papers)

自动增益控制 AGC  verilogHDL实现.常用于无线通信、雷达等SDR接收机中。代码高效实现。简单易懂。可作为AGC实现参考或者直接使用。 自动增益控制 AGC  verilogHDL实现.常用于无线通信、雷达等SDR接收机中。代码高效实现。简单易懂。可作为AGC实现参考或者直接使用。 自动增益控制 AGC  verilogHDL实现.常用于无线通信、雷达等SDR接收机中。代码高效实现。简单易懂。可作为AGC实现参考或者直接使用。

应用背景i2cSlave is a minimalist I2C slave IP core that provides the basic framework for the implementation of custom I2C slave devices. The core provides a means to read and write up to 256 8-byte registers. These registers can be connected to the users custom logic, thus implementing a simple control and status interface.关键技术The core has up 256 registers that can be accessed via I2C. I2C write operations are used to set the register address pointer, and write the register data. I2C reads are used to read the register data. Successive data reads or writes result in data being read or written from incremental register addresses. There is no limit on how much data can be read or written in a single access, but the internal register address pointer will wrap round to 0 once it reaches 255. Note that the address pointer is not initialized at reset, and the address pointer must

这一项目可以用于核查 8 位处理器的性能。您可以开发你自己的 8 位处理器和验证通过代码。此代码是有用的 verilog 平台。

用verilog语言实现加密芯片DS28E01的调用操作命令。(Using Verilog language to achieve the encryption chip DS28E01 call operation commands.)

它支持ahb接口它是一个内存模型，当传输完成时给出正常响应，当发现地址超出范围时给出错误响应

FIFO的源代码，对FIFO设计有帮助，有借鉴意义，帮助学习VHDL编程(FIFO of the source code, on the FIFO design help, there is reference to help learn VHDL programming)

D-flip flop vhdl implement code

xilinx公司的virtex-5开发板原理图 需要的可以下载看一下 希望对你有帮助(xilinx company virtex-5 development board schematics can download look you want to help)

专用的内存控制器是素数在不包含的微处理器的应用程序的重要性（高端应用）。内存控制器提供内存刷新指令信号，读取和写入操作和SDRAM的初始化。我们的工作将集中于ASIC双数据速率（DDR）SDRAM设计方法控制器位于DDR SDRAM和总线之间高手。控制器简化了SDRAM命令接口标准的系统的读/写接口，也优化的读/写周期的存取时间。双倍数据速率（DDR）SDRAM控制器使用Cadence RTL实现编译器。