译码器的Verilog hdl设计

假设每个从设备中有可访问APB寄存器16个，位宽均为32比特，16个寄存器的访问地址计算方式为 基址 +　寄存器编号左移２位（byte 偏移）(Assuming that there are 16 accessible APB registers in each slave device, the bit width is 32 bits, and the access address of 16 registers is calculated by base address + register number left shift 2 bits (byte offset).)

SEG7数码管显示示例程序，适用于ALTERA的CPLD(SEG7 digital display sample program of ALTERA CPLD)

FPGA与DAC芯片的SPI接口驱动，实现串行数据的传输。(Realizing the communication between FPGA and DA chip)

传输特点 1.传输size为字传输。（总线的字长为32位，每次传输32位数） 2.16拍的增量突发传输。 3.支持2个AHB接口，一个用来配置DMA内部寄存器， 4.采用独占总线的方法，当DMA占用总线时，CPU停止一切活动。 5.支持异步复位。          6.本次设计的MDA每次最多传输256个数据，每次总线传输最多传16个数据，   

说明：  AXI verilog designs with testbench: AXI-lite, AXI, AXI-stream

说明：  基于Basy3的贪吃蛇小游戏，实现了相关功能。(Snake Eating Game Based on Basy3)

DS18B20温度测量程序 之后用于在LCD显示屏上显示对应的温度(DS18B20 test code)

用verilog语言编写的4位算术逻辑单元ALU,功能参考74181，包含.v文件以及测试用.vwf文件(Verilog languages with four arithmetic logic unit ALU, functional reference to 74,181, including. V documents and testing. Vwf document)

(A good set of learning information for Verilog timing chapter, with source code and engineering documents, you can follow the tutorial self-study)

说明：  平方环载波同步法FPGA实现的verilog代码(square loop carrier wave syn)