基于BASYS2模60计数器

基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,图像形态学部分,腐蚀,膨胀,细化算法(System Generator based image processing engineering, multimedia processing FPGA implementation source code, image morphology section, corrosion, swelling, thinning algorithm)

该工程描述的是一位全加器，可以用此作为基础，搭建多位全加器(The project description is a full adder can use this as a basis to build a number of full adder)

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闹钟设计模块引用分、秒、小时模块，并且为了能够对闹钟实现12小时设置，而且表示上下午的灯、设置的闹钟时间与原时钟互不影响，另外对上述三个模块进行了复制和修改。包括顶层模块，60进制计数器（6进制和10进制），24进制计数器（12进制），分频器 1.基本功能     ——能显示小时、分钟、秒     ——能调整小时分钟时间     2.提高要求     ——设置任意闹钟     ——12小时和24小时任意切换     ——整点报时

说明：  Arty Z7 20 HDMI output

VHDL code of a counter Code VHDL d un compteur

基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,图像增强处理,平滑,锐化,滤波(System Generator based image processing engineering, multimedia processing FPGA implementation source code, image enhancement, smoothing, sharpening, filtering)

ALTERA FPGA CLPD

忆阻器的SPICE建模模型说明及仿真结果说明(Memristor SPICE modeling and simulation results show that the model describes)

基于FPGA的GFP（通用成帧协议）封装数据成帧的实现。(FPGA-based GFP (Generic Framing Protocol) encapsulated data Framing realized.)