verilog编写的具有奇偶校验uart发送模块

学习ISE的好资料，想要使用XILINX芯片进行开发必看(ISE learning good information, want to use a must-see XILINX chip development)

实现4倍抽取的CIC抽取滤波器模块的Verilog实现，在对数据进行抽取之前，首先进行滤波(Extracted 4 times realize CIC decimation filter module Verilog realize that in the data collected before the first filter)

绝对可用，仿照了很多代码修改而来，理解简单，只要细细阅读绝对明白，而且以后可以移植到其他程序里。顶端程序看似复杂，其实简单。module vga_module (         CLK_50M, RSTn,     VGA_HS,  VGA_VS,     VGA_BLANKn,      DAC_CLK,     VGA_R, VGA_G, VGA_B 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

huawei代码编码规范，包含基本的verilog的语法等编码规范，业界经典(Huawei code coding specification, including the basic syntax of the Verilog code, the industry classic)

verilog 模糊PID 通过修改MIF文件 可以完成单个参数整定(FUZZY pid by verilog HDL)

xilinx spartan6的pcie pio源代码(xilinx spartan6 pcie pio demo)

连乘,乘法可以用简单的for循环，我这里用的是移位寄存器来做，而且是用来两个移位寄存器(this is a tool that function is multiplay,it use a special way to do multiplay .it will teach you the how to use labview )

这是个双端口双端口ram的定义，当然读者在此基础上还可以扩充(This is a dual-port dual-port ram definition, of course, on the basis of the readers can also be expanded)

卷积程序的Verilog程序，实现卷积功能(Convolution program Verilog program to achieve convolution function)

我们要提出新的 SRAM bitcell 以较少的功率消耗，读稳定性、 面积小于现有的施密特触发器基于 SRAM 和其他现有的设计，通过新的设计相结合的虚拟接地与读取错误减少逻辑。 可调滞回 CMOS 施密特触发器 磁滞 CMOS 施密特触发器设计策略研究了电压控制电流下沉和/或采购晶体管，迟滞窗口可以轻松地移动而不更改其宽度。对 ST 反馈逆变器进行了修改，晶体管被绊倒的逻辑 "0" 和 "1" 的逻辑。