ds18b20温度传感器

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一种高性能 64 位乘法器累加器 （MAC） 的设计是本文实现的。MAC 单元 执行中的重要操作 很多的数字信号处理 （DSP） 的应用程序。乘数被设计使用改性的华莱士乘数 和加法器通过进位保留加法器。

如何用VHDL语言对时钟进行分频以达到计数目的(how to achive counting by VHDL Language)

PWM调制流水灯的亮度，可以看到流水灯从亮到暗(PWM modulation)

说明：  Xilinx vivado 权威教程，清华大学出版社出版，何宾编著。(Xilinx vivado authoritative course, published by Tsinghua University Press, edited by He Bin.)

FPGA UART 发送端程序 verilog语言编写 9600波特率 实用(UART transmit side program verilog language 9600 baud)

应用背景本设计的目的是实现对IEEE-754 1985标准的最低要求浮点运算，使用简单的算法，具有类似功能的要求。该项目的一个重要目标是提供一个设计，可能对单片机领域提供浮点计算的方便，无需对硬件的影响巨大消费或软件执行速度的缓慢。执行和规范的优先级，但通过仿真验证应该是执行，以证明最终实施的正确性。关键技术该体系结构可以概括为2个不同的标量管道，共用一个普通控制单元。除此之外，外部乘法器连接到重要 C PI的5。某些人需要一些O之间的数据传输这两家管道，因此它们是由几个数据线互连。该设计将实施浮点操作的实例所需的1985，通过仔细选择算法。为设计类似于通用处理器的流水线，这是明显的，选用的算法与现有的软件实现共享的特点如果IEEE-754。在SP eedup一个软件实现主要是通过一个更合适的数据宽度来实现的，以及利用以及一些硬数据的路由选择两管道。

Here, we present the first available open-source 512 bit RSA core. This is an early prototype version of a full FIPS Certified 512-4096 capable RSA Crypto-core which will be on sale soon. The version provided, has not the same performance than the final product since it was a proof of concept that we decided to release to the community in order to help small projects which need RSA ciphering.

Altera FPGA 利用SPI口配置外部DACAD5300的Verilog代码，代码经调试后运行稳定。友情提示，由于本人水平有限，代码不可避免存在问题，敬请谅解

The IEEE 30-bus modified test system has 6 synchronous machines with IEEE type-1 exciters, 4 of which are synchronous compensators, 36 buses, 37 transmission lines, 10 transformers and 21 constant impedance loads. The total load demand is 283.4 MW and 126.2 MVAr.