电压采集系统

数字钟vhdl主要分为正常显示与报时功能(Digital clock vhdl)

基于FPGA的GFP（通用成帧协议）封装数据成帧的实现。(FPGA-based GFP (Generic Framing Protocol) encapsulated data Framing realized.)

4位全加法器的modelsim工程带testbench(Four full-adder modelsim project with testbench)

Lift Controller in vhdl using process statement and state disgram

FPGA实现串口发送 Verilog 语言(Serial reception FPGA Verilog language.)

串口自收自发测试函数，开发环境quartus12.1， 波特率只设置了9600bps，可供测试开发板串口功能。  

基于Basys3的数字钟实例，主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL(Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL)

接收机数字部分FFT模块的代码 包括verilog代码、 matlab仿真、 word文档 testbench 实现FFT(The code of the digital part FFT module of the receiver Including Verilog, matlab simulation, testbench Implementation of FFT)

基于FPGA的直方图均衡化算法，对灰度图像增强有较好的效果。处理图像为512x512大小。包括完整的ram模块，数据通路模块，数据处理模块。

艾米电子的verilog HDL描述的DS18B20的程序(Amy verilog HDL description of the procedures DS18B20)