FPGA COMS传感器接口 LCD 移动终端源代码

1024点快速傅里叶变换，使用verilog hdl硬件描述语言(1024point FFT，using verilog hdl)

资源描述 利用实验板实现模六十计数，即00—01—02—03—04—…59—00—01…，并在Basys2实验板的AN1~AN0或（LD7~LD0）上显示。 下载配置文件到实验板BASYS2上，观察验证实验现象。  使用verilog语言设计实现---模六十计数器

调整iq幅度不平衡的模块，可以解决载漏和边带问题。(Iq amplitude imbalance adjustment module can be resolved carrier and sideband leakage problems.)

通过设置串口的波特率、起始位、检验位等参数，进行FPGA的串口通讯(By setting the baud rate, the starting bit, the test bit and other parameters of the serial port, the serial communication of FPGA is carried out)

利用verilog编码，设计运动员反应测试时间的电路，共有三个输入，枪声、运动员和复位信号，另外，认为反应时间不可能小于200ms，因此当测量时间小于200ms时 会发出警报

也是网络上面下载的，个人感觉写的不错，已经用于商业代码中：des加密算法的vhdl和verilog源程序 

180nm数字教学库，内含各种标准数字单元(180nm digital lib for education, including standard cells)

软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 多功能数字钟(Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Multi-function digital clock)

使用的是Verilog HDL编写的状态机的设计。完成的密码锁的解锁，上锁功能，密码锁的修改密码功能，使用的飓风的开发板完成的实验。使用数码管显示密码，用led灯及蜂鸣器提示密码的正确与否，代码比较简单，使用Modlisme仿真的波形比较清楚。代码的注释很多。很适合入门者学习。

nios学习资料，fpga调用外部sdram实例，值得初学者下载。(nios learning materials, fpga call external sdram instance, it is worth beginners to download.)