等精度数字频率计 的一个工程

用verilog编写的全数字锁相环，包括鉴相器，模K计数器，加减脉冲模块和分频模块，都经过验证(verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider )

基于FPGA的VGA控制器，可在屏幕显示彩色条纹(A vga controller based on FPGA)

说明：  offset_cancellation code for matlab to hdl

FPGA设计中的60进制计数器，通过2个七段数码管系那是出来。代码简单易懂，仿真通过，而且在FPGA开发板上加载显示成功。很有用的入门代码。

n_bit_paralleLoadShiftRegJK

网卡的IP核，下载即可用，解压到指定目录下就可以了，参照里面的read me.-NIC

基于QuartusII环境下以模块化的形式做成的视频复合同步信号。(QuartusII-based environment to create the form of modular composite video sync signal.)

verilog源码，可实现两位的加法器，在xillinx foundation 3.1下验证通过-verilog source, the two can achieve Adder, In xillinx foundation 3.1 certification through

DES加密算法的VHDL实现,采用流水线技术实现(The VHDL implement of DES encrypt algorithmic)

寄存器的VHDL源码.可能有点简单 新手大家间量 希望和大家学习-VHDL source register. May be a bit simple volume between novice you would like to learn