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verilog实践 elc_clock 电子时钟设计(Verilog design practice elc_clock electronic clock)

    本资源详细的设计了一个FIFO的用法，将数据从ROM中读取送到FIFO缓存中然后RAM从FIFO缓存中读取数据存到内存中，改程序可以很好的学习三者之间的关系

脉冲宽度调制，VHDL代码编写，包括QUARTUSII和MODELSIM工程以及testbench-Pulse width modulation, VHDL coding, including QUARTUSII and ModelSim engineering and Testbench

rsc递归卷积编码器是turbo码的分量编码器，递归相对于普通的卷积码多了一个反馈，拥有更好地重量谱分布和更加的误码率特性，且码率越高，信噪比越低其优势越明显。利用D触发器组成的rsc生成器，逻辑思维简单，里面包含有测试波形以及测试的结果

Verilog数字系统设计教程(第二版) 夏宇闻(Verilog Digital System Design Course (2nd Edition) Xia Yuwen)

HART 官方资料-HART协议采用基于Bell202标准的FSK频移键控信号，在低频的4-20mA模拟信号上叠加幅度为0.5mA的音频数字信号进行双向数字通讯，数据传输率为1.2kbps。(Official information-HART HART protocol based Bell202 standard frequency shift keying FSK signal at low frequencies 4-20mA analog signal amplitude is 0.5mA superimposed on the two-way audio digital signal digital communication, data transfer rate of 1.2kbps.)

排队电路设计，适用于EDA大作业，大学生适合使用，初学者，仅仅是vhdl的语言，可以借鉴(Queuing circuit design, suitable for EDA operation, college students suitable for use, beginners, only the language of VHDL, can learn from)

VERILOG HDL 实际工控项目源码 开发工具 altera quartus2-verilog HDL actual industrial projects source development tools altera quartus2

绝对位置编码器biss与FPGA之间的通信(Absolute position encoder biss communication with FPGA)

Vhdl 语言在 pdf 格式的波斯语。你可以学习编码用 vhdl 语言、 fpga、 盖茨、 专用集成电路、 cpu 编程，在 2 个部分。