zybo-Embedded System Design Flow on Zynq

SPI slave接口协议，基于verilog，调试可用

自己用verilog编写的crc16-ccitt码的产生，是并行的。(Crc16-ccitt code written in verilog generate parallel.)

一个数字电路设计：六层电梯自动运行的VHDL程序(a digital circuit:sixlift design)

ALTERA FPGA CLPD

自动售货机程序(Vending machine procedures)

数字钟电路的实现，可以24小时计时，可调整时间！(Digital clock circuit implementation, a 24-hour timer, adjustable time!)

本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL          设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并能          够进行一些简单设计的Verilog HDL建模。  缩略语清单：对本文所用缩略语进行说明，要求提供每个缩略语的英文全名和中文解释。  参考资料清单：请在表格中罗列本文档所引用的有关参考文献名称、作者、标题、编号、发布日          期和出版单位等基本信息。

说明：  本设计是基于FPGA的高速并行接口通信接口和协议设计，该设计使用的是8 位并行接口，通过配置FPGA的FIFO寄存器保证了在高速并行下的数据稳定性，在 最终的测试中，该协议能够稳定传输的速度为80Mbps。(This design is based on FPGA high-speed parallel interface communication interface and protocol design, the design uses 8 Bit parallel interface ensures the data stability under high-speed parallel by configuring the FIFO register of FPGA. In the final test, the protocol can stably transmit at 80 Mbps.)

开发工具是quartus II 7.0以上版本，这是一个verilog语言的分频器设计，个人作业设计，供参考学习(verilog，quartus II 7.0)

基于FPGA的i2s接口输入模块设计，其中有原理图和verilog源码，可在Quartus环境下进行仿真(FPGA-based i2s interface input module design, including schematics and verilog source code, can be simulated in Quartus environment)