verilog设计点滴经验，对fpga设计人员很有好处

直接数字频率合成，可以直接输出所需要的波形-Direct digital synthesizer, you can direct output of the waveform required

ML605评估板上的流水灯，可以实现每隔0.16秒进行+1操作 #include #include #include #include #include int main() {   char a[] = "-100" ;   char b[] = "123" ;   int c ;   c = atoi( a ) + atoi( b ) ;   printf("c = %d ", c) ;   return 0;

基于FPGA的自适应滤波器的实现。采用Verilog编程，2阶滤波器。(FPGA-based realization of the adaptive filter. Using Verilog programming, 2-order filter.)

下面是各种文件，有 vhdl 代码和进位保留加法器的验证平台，进行超前进位加法器，等等。综合和代码已经模拟了。 给出的所有加法器是 16 位加法器，并实施新思科技。

I2C verilog code I2C僅使用兩個雙向開漏線，串列資料線（SDA）和串列時鐘線（SCL），上拉了電阻。使用的典型電壓是+5 V或+3.3 V（雖然其他電壓系統也是允許的）。 在I2C參考設計中，使用7位或10位（取決於所使用的裝置）位址空間。普通I2C匯流排速度為100 kbit / s的標準模式和10 kbit / s的低速模式，但任意低時脈速率也是允許的。 I2C的最新修訂可以承載更多的節點，並以更快的速度執行[b]。這些速度被更廣泛地使用在嵌入式系統中而不是PC上。I2C也有其他的特性，例如16位元尋址。(I2C verilog code I2C (Inter-Integrated Circuit))

UART文件 包括发送器 接收器 fifo 测试文件(UART file includes a receiver transmitter fifo test files)

在FPGA EGO1的口袋平台上实现数码管滚动显示学号的功能(Rolling on the digital tube to display the school number)

有限状态机是指输出取决于过去输入部分和当前输入部分是时序逻辑电路。在有限状态机中，状态寄存器的下一个状态不仅与输入信号有关，而且还与该寄存器的当前输入有关，因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一中组合。下面代码是哈工大计算机学院CPU设计中关于有限状态机部分的代码。

基于FPGA的16*16点阵中文LED显示，另带有几个简单的中文汉字的点阵数据。(FPGA-based 16* 16 dot matrix Chinese LED display, and the other with a few simple lattice data Chinese characters.)

能够实现 LCD时序驱动,通常cpu送出的信号为data bus信号，液晶屏幕并不能正常显示，需要lcd driver(LCD timing controller, usually cpu send out the data bus signal, so the lcd driver can t display normally, need the driver)