基于Verilog的FFT核

一个8位的CPU设计，用verilog语言写的，希望有用(A CPU OF 8 BITS )

Verilog Blocking and Non Blocking

数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。-NC NC divider divider design of its function is when the input given different input data, input the clock signal will have different sub-frequency ratio, NC prescaler value can be used include parallel preset counter adder design is completed, the method is to count the number of overflow bit with preset load to the input signal phase.

说明：  参照can芯片 saj1000控制器结构，写的can控制器(According to the structure of can chip saj1000 controller, the CAN controller is written)

（1）MTI （2）用FFT实现MTD （3）用FIR滤波器实现MTD ((1) MTI (2) using FFT realization MTD (3) with the FIR filter implementation MTD)

vhdl 代码为基数 8 展位编码模块乘数与自适应延迟的高动态范围残留一些系统

《Verilog HDL 程序设计教程》3-"Verilog HDL Design Guide" 3

键盘计算器，可实现加减乘数运算 基于fpga nios2(Keyboard, calculator, addition and subtraction can be realized based on fpga nios2 multiplier operator)

QPSK调制的载波频偏估计，是一个可以调用的函数。接收端进行了一系列的处理。经典的L&R法(QPSK-carrier frequence offset estimation_ L&R)

一种合并频率的方法对时频分析及其有用所以才上传(a fast combination)