FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用...

Convolutional neural network code for fpga

固定的 128 点复杂 FFT 或 64/8/16 点

说明：  Multiplexer 4 to 1 on Modelsim

这是可编程逻辑器件（CPLD）初学者的入门级文章，仅供参考。-This is the programmable logic device (CPLD), the entry-level beginners articles for reference purposes only.

在实现 OFDM 中，必须有筛选器，以提高无线电信号的质量。一般情况下，筛选器应用于 OFDM 的类型是 FIR 滤波器。FIR 滤波器是方便使用，因为线性相位的未来。所以，我研究它与实现 FIR 滤波器 VHDL 语言一轮。这段代码是完全测试。但我是节约资源的 FPGA 改进范围。

VERILOG实现无分频时钟，包括测试文件，经过验证可用(VERILOG is no difference between the frequency of the clock implementation, including test papers, can be used after authentication)

单相的主动式电压质量控制器 对电压跌落进行了补偿(single-phase AVQR for power quility improvement)

标准电视信号的同步生成程序，利用VHDL和原理图，利用Quartus综合-Standard television signal to generate the synchronization procedures, the use of VHDL and schematic diagram, using Quartus integrated

code for fft non synthesisable in xilinx ise

译码器，将八位输出转换为七段译码显示，相当于7448驱动译码管-Decoder, the 8 output is converted to seven segment decoding shows that the equivalent of 7448