fifo

在PYNQ-Z1上搭建二值神经网络(BNN)(Building two value neural network (BNN) on PYNQ-Z1)

JK触发器，基于verilog编写，JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。

Xilinx user constraints file for the cpld xc9536 or xc9536xl or xc9572 or xc9572xl

利用Verilog语言编写的，在vivado环境下带进位标志的全加器的工程文件与Testbench(Engineering files and Testbench of the full adder with the carry mark in vivado environment written by Verilog language)

说明：  参照can芯片 saj1000控制器结构，写的can控制器(According to the structure of can chip saj1000 controller, the CAN controller is written)

上变频

FPGA功耗分析工具EPE用于分析FPGA系统的功耗(FPGA power analysis tools EPE is used to analyze the power consumption of the FPGA system)

这是用altera的DE2-115做的，藉由各種播放軟體 这是用altera的DE2-115做的，藉由各種播放軟體 这是用altera的DE2-115做的，藉由各種播放軟體 这是用altera的DE2-115做的，藉由各種播放軟體

实现快速傅里叶变化基-2下的256点DIT-FFT(The 256 point didit -FFT is implemented in the fast Fourier transform base -2.)

This programa execute calc of CRC by use a table.