软I2C

定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)

说明：  使用Verilog，以Quartus II 为平台，编写了一个DDS信号发生器程序。(Using Verilog and Quartus II as the platform, realizing the DDS signal generator program .)

说明：  实现24小时计时，因为位数不够，这里是12进位，可自行调整进位数(Realize 24-hour timing, because the number of digits is not enough, here is 12 carry, you can adjust the carry number by yourself.)

说明：  LDPC码的FPGA实现，用verilog语言编写(FPGA implementation of LDPC code, written in Verilog language)

THE IMPLENTATION OF THE MAC PROTOCOL USING THE FPGA ALTERA 3

下面给定 zip 包含各项的组合电路与时序电路设计的 vhdl 代码二进制加法器 （全以及一半）、 二进制比较器、 二进制交易加法器，bcd 码与二进制并行加法器，j k 翻转翻牌，像拿倒了计数器，计数器等十年对抗等以及源代码、 测试台架波形 (ubuntu 支持) 还提供了 pdf 和屏幕截图的 RTL 原理图和技术示意图。

这一计划表明它是如何在如此逻辑门是门NAND，什么它NAND它是结合两个闸门之一，并没有。

simple code based on verilog shifter , cla ,clg , ALU ,PC, decoder , tb_top

用于实现上位机与下位机之间通过RS232协议来进行通讯。(It is used to realize communication between upper computer and lower computer through RS232 protocol.)

verilog实现UART收发功能，硬件平台为spartan 6，软件平台为ise14.7(verilog implement UART rx and tx function)