16 位进行选择加法器 verlog 代码

Routine for I2C in VHDL

对于不同竞争可能出现的偏差，采用修改计数方式对多个设备时间码进行修正，时最后输出时间码时同步的，精度可以达到10的付8次方

这个项目旨在在 FPGA 上实现数字闹钟的功能。尽快 FPGA 打开时，时钟就开始了。可以使用 FPGA 板上提供 dip 开关设置报警。通过相应的 dip 开关指示灯表明了这一点。计数器保持工作，一旦报警消除，像声音放大通过扬声器蜂鸣器。 该项目是充分的。享受它吧 ！

无线通信的MATLAB和FPGA实现，书籍，经典无线通信，代码可以实现(Wireless communication MATLAB and FPGA implementation, books, classic wireless communications, code can be achieved)

1.JESD204B协议 2.Xilinx的JESD204B phy 核手册 3.Xilinx的JESD204B rx_tx 核手册7.1 4.Xilinx的JESD204B rx_tx 核手册7.2 5.verilog实现串口发送(1.JESD204B protocol 2.Xilinx JESD204B PHY core manual 3.Xilinx JESD204B rx_tx core manual 7.1 4.Xilinx JESD204B rx_tx core manual 7.2 5.verilog to achieve serial transmission)

FIFO 是缓冲区的一种特殊类型。名称 FIFO 站第一的先进先出和入缓冲区中，第一次写入的数据第一次出来它的手段。每个内存的数据字所写的第一次也出来第一次当读取内存是先进先出。先进先出的三个种类：移位寄存器 — — 与存储的数据字的恒定数目和因而，读和写操作之间的必要同步 FIFO 因为必须读取数据字，每次一种书面独占读取/写入 FIFO — — 具有可变数量的存储的数据字，和由于内部结构，读和写操作之间的必要同步先进先出并发读/写 FIFO — — 数量可变的存储的数据的言行可能读和写操作之间的异步 FIFO

Join repetitive control, Very convenient to use, Iterative self-organizing data analysis.

用verilog 语言编译16QAM调制(a great complied code of 16QAM modulation for OFDM)

SERDES资料，包括reliability_handbook,serdes_handbook,serdes_introduction(SERDES doc,include reliability_handbook,serdes_handbook,serdes_introduction)

这是一个计算器的Verilog代码，可实现加减乘除等基础功能(calcultor for you to do some reserches.)