VHDL Digital Full ADDER Logic Program

基于verilog的DDS设计,内附代码,仿真环境等说明(the DDS design based on verilog)

eda技术与vhdl课件,很经典的学习课件-VHDL EDA technology and courseware, it is a classic learning courseware

In this design, it is assumed that a buffer sized as 1024x8 bits provides main data including scale factors and Huffman code bits to Huffman decoder. Also, it is assumed that a memory with 1024x8 bits is ready for each component to write or read the output or input 576 frequency lines.(This folder contains three directories: Huffman, IMDCT and Filterbank, each of them includes all the VHDL source codes of the component.)

改变学习板上的2个电位器对应的2段模拟输入，实现模拟输入，学员观察数码管的数字变化情况,通过改D[4]的值，实现模拟输出.(Changing the learning board two potentiometers corresponding paragraph 2 analog inputs, analog inputs, digital tube digital trainees observe the changes, by changing D [4] value for analog output.)

超前进位加法器得VHDL实现小点资料代码(CLA was a small point of information VHDL code)

JPEG2000中的小波变换部分的VHDL源代码。 JPEG2000的核心算法是建立在离散小波变换基础之上的。由于离散小波变换的优良特性使得它成为JPEG2000的核心编码技术：一方面，它能很好地消除图像数据中的统计冗余；另一方面，小波变换的多分辨率变换特性，很好地利用了人眼视觉特性，而且小波变换后的图像数据，能够保持原图像在各种分辨率下的精细结构，为进一步去除图像中其它形式的冗余信息提供了便利。 首先对输入数据按行作小波变换，经水平滤波后并下采样分解出沿水平方向上的低频和高频分量。其次对行处理后的数据按列进行垂直滤波和下采样，这样一幅图像就被分解成四个尺寸分别为原图的四分之一的子图，它们对应十四个子频带：分别为水平方向低频和垂直方向低频（LL子带)、水平方向低频和垂直方向高频(LH子带)、水平方向高频和垂直方向低频(HL子带)、水平方向高频和垂直方向高频(HH子带)，HL，LH，HH称为细节子图，LL称为低分辨率子图。再对LL再作运算，可得到二级小波变换如图3所示。可以看出在高频子带中的能量非常低，大部分能量都集中在LL子带中，这对于图像压缩很有利。

verilog file , FPGA controll vga display- verilog file , FPGA controll vga display

DA9125 配置spi程序 正弦波产生(DA9125 configuration spi program sine wave generated)

说明：  altera ram ip教程。对RAM进行读写操作，写32个数据到RAM中，再将写入的32个数据从RAM中读出。(altera ram ip.write data to ram and read the data from the ram.)

直接数字频率合成器（Direct Digital Frequency Synthesizer：DDFS）的VHDL程序,开发环境是QuartusII,系统时钟为50MHz，由PLL产生DDFS的工作时钟166.67MHz,地址位宽为24位，频率字为20，相位字为10，RAM用于存储查找表，其地址位宽为10，数据位宽为8。-Direct Digital Frequency Synthesizer ( DDFS) of the VHDL program, the development environment is QuartusII, the system clock to 50MHz, the work of DDFS generated by PLL clock 166.67MHz, address bit-width of 24-bit frequency word is 20, phase word for 10, RAM used to store look-up table, its address is 10 bits wide, the data is 8 bits wide.