IIC实现7个寄存器写数据

用VerilogHDL写的spi 核的例子(A simple example of SPI core using Verilog HDL)

串行进位加法器需要 串行进位加法器需要 串行进位加法器需要 串行进位加法器需要 逐级 进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少迟。 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 i位输入为 位输入为 Xi, Yi, Xi, Yi, Xi, Yi, Xi, Yi, 输出为 输出为 Si, Si, Si, 进位输入为 进位输入为 进位输入为 Ci ，进位输出为 ，进位输出为 ，进位输出为 ，进位输出为 Ci+1 Ci+1则有Si = XiSi = Xi Si = Xi Si = Xi⊕Yi ⊕CiCi+1 Ci+1 = Xi·Yi + Ci += Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci += Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi +

design and implementation of a format conversion system on the Altera NIOS board(QUARTUS) which reads an analogue input, converts it into digital data, and then does the reverse conversion back into analogue format. This will be done by taking an analogue an analogue input using SPI MCP3202 12-Bit A/D converter to generate the digital data stream and then the digital data will be used to generate an analogue output using Analog Devices 8-bit SPI AD7303 D/A converter.

基于VHDL的FPGA开发快速入门·技巧·实例 ,电子工程师创新设计必备宝典系列之FPGA开发全攻，未来，FPGA 开 发能力对工程师而言将成为类似C 语言的基础能力之一，面对这样的发展趋势，你还能简单地将FPGA 当成一种逻辑器件吗？还能对FPGA 的发展无动于衷吗？(基于VHDL的FPGA开发快速入门·技巧·实例 )

该书介绍了英特尔的80x86CPU和一些串行通信芯片，以及汇编语言。(The book introduces the Intel 80x86CPU and some serial communications chip, and assembly language.)

这本书主要描述了如何使用system Verilog 建立测试平台和行为级模型(This book will describe how to use the system Verilog test bench and the establishment of behavioral models)

数字设计和计算机体系结构：用verilog语言描述3-8译码器的设计与实现(Digital design and computer architecture: use verilog language describe 3-8 decoder design and implementation)

标准RS422 Verilog源代码， 传输波特率可以修改， FPGA上可以工作(Standard RS422 verilog communication source code, buardrate can be updated and it is fully work in FPGA )

基于FPGA实现IIR滤波器的程序，用VERILOG编程语言实现(The program based on the FPGA implementation of the IIR filter is implemented in the VERILOG programming language)

实现32位计数器的功能。其中包含了源文件和仿真文件。适用于Verilog初学者学习使用。使用的是xilinx开发板实现。