登录
首页 » Verilog » 四位密码锁

四位密码锁

于 2022-01-26 发布 文件大小:506.02 kB
0 161
下载积分: 2 下载次数: 2

代码说明:

4位密码锁,可设置密码,三次密码错误后,锁死,密码错误报警,密码错误红灯亮,密码正确绿灯亮,基于FPGA实现,Cyclone II  EP2C35F672C6 仅供参考

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 8051 核verilog源代码
    8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本   
    2023-01-12 05:35:03下载
    积分:1
  • vending-machine
    用Verilog实现自动售货机功能,代码较初级。易懂,内含test文件。(Automatic vending machines function with Verilog code than the primary. Understandable, containing test files.)
    2013-11-30 20:25:34下载
    积分:1
  • manuals
    ISE Design Suite Software Manuals and Help - PDF Collection,ISE 软件手册以及帮助。(ISE Design Suite Software Manuals and Help- PDF Collection, ISE software manuals as well as help.)
    2012-11-28 21:47:01下载
    积分:1
  • greedy_snake
    基于Basys2开发板实现VGA输出,PS/2键盘接入的贪吃蛇游戏,键盘上下左右控制方向,小键盘+键控制速度,小键盘回车开始游戏,空格暂停游戏。(Basys2 based development board to achieve VGA output, PS/2 keyboard access Snake game, up and down the keyboard to control the direction, speed control keypad+ key keypad Enter to start the game, pause the game space.)
    2021-03-27 17:09:12下载
    积分:1
  • cic
    cic设计 verilog verilog(cic verilog design verilog)
    2012-10-23 20:13:52下载
    积分:1
  • uartfifo
    串口通信例程,使用FIFO数据缓存。Verilog源码,基于FPGA的uart开发,加深理解。(uart communication)
    2017-04-20 22:16:21下载
    积分:1
  • velocity_Verilog
    速度表(velocity)要求:1.显示汽车Km/h数;2.车轮每转一圈,有一传感脉冲;每个脉冲代表1m的距离;3.采样周期设为10s; 4.要求显示到小数点后边两位;5.用数码管显示;6. 最高时速小于300Km/h。(约为83.3m/s) (use verilog to realize velocity)
    2020-07-13 15:08:51下载
    积分:1
  • PR-QMF
    实现基于matlab的QMFB的完全重建,是一篇经过仿真且经过测试的正确的代码,可用价值比较高。(Based on matlab QMFB the completely rebuilt, is a through simulation and tested the correct code, can be relatively high value.)
    2012-12-14 11:49:30下载
    积分:1
  • DDS信号发生器
    描述了verilog实现的DDS信号发生器,可以经过FPGA验证,包括了代码实现以及书写。代码可以经过altera的EDA工具进行了验证,可以实现信号发生器的基本功能。希望大家珍惜,并好好学习。描述了verilog实现的DDS信号发生器,可以经过FPGA验证,包括了代码实现以及书写。代码可以经过altera的EDA工具进行了验证,可以实现信号发生器的基本功能。希望大家珍惜,并好好学习。描述了verilog实现的DDS信号发生器,可以经过FPGA验证,包括了代码实现以及书写。代码可以经过altera的EDA工具进行了验证,可以实现信号发生器的基本功能。希望大家珍惜,并好好学习。
    2023-06-06 04:10:03下载
    积分:1
  • adder2
    此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ,特别是模为 60 的 BCD码加法计数器,这是我目前发现的最优源代码,应用于解码器领域。(This source code is based on the Verilog language define the continued assignment of 2-to-1 multiplexer, blocking assignments define the 2-to-1 multiplexer, non-blocking assignments, blocking assignments, module code for the addition of 60 BCD counters, BCD code module for the addition of 60 counters, BCD code- seven-segment LED display decoder, the data described by casez selector, for example hidden latch, in particular, the BCD model code for the addition of 60 counters, this is my found that the best current source code, the decoder used in the field.)
    2010-10-30 15:14:06下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载