Quartus中实现的DDS 使用的是altera提供的IP core

AMBE2000的压缩数据输出输入的Verilog代码，实现了自回环（loopback）效果. 希望对学习verilog语言的同学有所帮助。(The Verilog code of AMBE2000. input and output of compressed data to achieve a self-loop (loopback) effect. hope to help the one who is studying the verilog language.)

编译实现循环码的产生，用FOR循环分别对其中的码元进行设置。-Implementation cycle of the compiler generated code, respectively, using FOR Cycle one of the key element of the set.

同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合-Synchronous FIFO function, verilog language described by the modelsim 6.0 simulation, Quartue integrated

能够绘制数字电路的时序图，是fpga工程师时序设计和分析的神器(for digital circuit timming design and analysis)

 ；建立一个录音机，用于录制和播放8位数字音频样本。实现了一个低通FIR滤波器模块，可以用作抗混叠和重构滤波器。

红绿灯交通灯的设计，通过规定时间红绿灯的转变实现交通灯的控制(Traffic light traffic light design, implementation, control traffic lights traffic light changes by a predetermined time)

  该代码主要是针对TCD1500c 的时序图，用verilog 语言实现的TCD1500c的时序图，利用modelsim 进行仿真，并且通过测试。

Programmable IIR Filter written in Verilog and its respective modules.

VHDL cyclic redundancy check generator und receiver

DS18B20温度传感器，用verilog语言实现(DS18B20 temperature sensor, with the verilog language)