Quartus中实现的DDS 使用的是altera提供的IP core

csapp 第二版 体系结构实验 答案 第三个部分能跑58分(the second edition csapp architecture experiment the third part of the answer can run 58 minutes)

说明：  本例的源描述超过了演示版限制的300行, 如果您需要对其进行编译与模拟,请与北京理工大学 ASIC研究所联系,获取Talent系统的完全版本. 联系方法: 电话:010-68912434 (The source described in this case than the demo version of the 300 line limit, if you need to be compiled with the simulation, please contact ASIC Institute of Beijing Institute of Technology to obtain the complete version of Talent system. Contact: Tel :010-68912434)

FPGA锁相环实验： 顶层文件加底层IP文件构成 top中例化ip核pll(Experiment of Phase-Locked Loop Based on FPGA)

Diagram and how-to-make instructions pack of 6 diferent Amplifiers

采用VHDL语言编写，此题为全国大学生电子设计竞赛题目，产生一个伪随机信号，并用时钟提取模块提取时钟，最终能在示波器上获得眼图，验证实验结果。此程序已经经过本人亲自验证，完全可用，可用于电赛培训之中。

vhdl常见小实验代码，包括二进制比较器，4选1,8421十进制，8421转化成格雷码，8421余三码，分频器，数据码译码器，二进制减计数器，四位环形计数器等(VHDL common small experiment code)

altera的几种新型的FPGA的配置方法和使用心得-altera several new FPGA configuration methods and the use of experience

说明：  sata3.0协议及FPGA各模块实现,有代码及文档说明。(Sata3.0 protocol and FPGA module implementation, with code and documentation.)

以嵌入式CPU和FPGA为基础的嵌入式系统架构-Embedded CPU and FPGA-based embedded system architecture

说明：  一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。(A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.)