是使用VHDL语言编写的基于FPGA的uart的源代码！

de2 70 开发板的演示程序，verilog语言编写，视频输入输出(de2 70 development board demo program, verilog language written, video input and output)

2011年 电赛 E题 简易数字信号传输性能分析仪FPGA信号发生部分 包括m序列，伪随机序列，曼彻斯特编码 程序 和单片机部分程序(2011 CEC E title simple digital signal transmission performance analyzer FPGA signal part of the program and single-chip part of the program)

说明：  fPGA中的竞争冒险现象的来源及其解决方法(FPGA in the source of the phenomenon of competitive risk-taking and their solutions)

German REAL LPT! USB2LPT

基于 quartus 2 的 lte 信道估计verilog hdl代码 只有功能仿真 时序仿真自己加sdc文件并且调整testbench的clk才能做出来(Estimated Verilog HDL code based Quartus lte channel only functional simulation timing simulation plus sdc file and adjust the testbench clk to do it)

给定的序列 x(n) 被摧毁成 4 序列的长度 N/4 每个。而不是划分 用密度泛函理论计算成两半在 RAD2，种四分。N 点 输入的序列被分成四个的子序列，x(4n)，x(4n+1)，，x(4n+2)，和 x （4n + 3），其中 n = 0，1，...N/4-1.Radix-4 使用日志4N 阶段，每个阶段有 N/4 蝴蝶。N/4 蝴蝶涉及每年 阶段和阶段数目是日志4N N 点序列。因此， 复杂的乘法次数是 3N/4 日志4N 和数目 复杂的加法是 12N/4 日志4n。在基数 2 FFT 的比较 复杂的乘法次数是减少 25%

基于FPGA的DDS程序代码，实现的功能强大可以输正弦波，三角波，方波等波形，并且频率可以调节。实现对应的功能强大。(FPGA-based DDS program code can achieve powerful output sine wave, triangle wave, square wave waveform and frequency can be adjusted. Implement corresponding powerful.)

半带滤波器verilog源代码，主要用于采样率变换系统中，采用乘法积累加器，很好的例子，供大家参考(Half band filter verilog code, mainly for the sampling rate conversion system, use the multiplication accumulation adder, a good example, for your reference)

VHDL小程序（本人的一些小成绩哦，希望对大家有帮助）-VHDL small programs (some of my small achievements Oh, we want to help)

hi this is an verilog codes