系统介绍EDA技术的发展概述，相关概念，VHDL语言、MAX+PULS、QUARTUS的设计方法。...

应用背景数字码分多址CDMA。在允许多用户同时发送和接收使用单通道。发射机和接收机同步合成进行使用VHDL工具显示在系统和整体的速度增加；对CDMA系统的功率消耗将减少误差不应介绍系统。关键技术该组件在接收端实现了探测器单元。该组件是由7位比较器和7位串行输入并行输出寄存器（知识产权局）。比较器工作在除以七钟和国家知识产权局工作在主时钟速率。框图或接收器组成如图所示。这是一个特殊的组成部分包括两个时钟周期，然后声称其输出端口的高。组件在输出部分提供必要的同步。然后在接收的PN序列和数据是不同的输入比特S0，S1，S2将相互匹配和同步发射机与接收机之间在CDMA系统。

说明：  FPGA 读写 SRAM 存储块，verilog代码(Read and write SRAM memory block and Verilog code in FPGA)

这是自适应滤波器，使用verilog代码来编写的，已通过了仿真，效果很好。希望能给大家好好分享！(This adaptive filter verilog code to write, through a simulation, with good results. I hope to give a good share!)

FPGA设计攻略及流程，包含时序收敛和引脚约束(FPGA design strategy and process, including time series convergence and pin constraints)

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在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意-QuartusII warning solving

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数字钟的VHDL源程序，可以实现校时，校分等功能，并在试验箱上运行成功-The VHDL source code digital clock, you can achieve at school, school grade features, and success in the chamber is running on

uart异步串口通信协议的源代码，用vhdl语言编写，并且有完整得测试文件-UART asynchronous serial communication protocol source code, using VHDL language, and may have a complete test file

用verilog写的基于cpld的出租车计费器的源码，需要的参考一下-Use verilog to write a taxi based cpld billing device source code, need to refer to