zybo1_FPGA_Design_Flow_using_Vivado

用Verilog语言编程实现4位BCD计数器的功能(Write the programm with Verilog language to implement the function of 4 - bit BCD counter.)

说明：  FPGA控制外边led，并实现跑马灯等多种效果，用户可以自行控制(FPGA control outside led)

用VERILOG实现自动售货机功能，运行正确，希望有帮助(Use VERILOG implementation vending machine function, correct operation, hope to have help)

verilog实现的串口实现代码，可以直接复制使用(verilog achieve serial implementation code can be copied directly use)

AD0832 AD转换程序，功能完全通过测试，备注非常详细，KEILC编程，通用性强(AD0832 AD converter, fully functional test, notes, very detailed, KEILC programming, versatility)

说明：  试用Verilog HDL语言，设计十进制计数器，将计数过程用一个数码管进行显示（0～9）。要求首先使用Modelsim软件进行功能仿真，然后使用Quartus软件综合，并下载到开发板进行电路功能测试。(Using Verilog HDL language, a decimal counter is designed. The counting process is displayed by a digital tube (0 ~ 9). It is required to first use Modelsim software for functional simulation, then use quartus software for synthesis, and download to the development board for circuit functional test.)

RS（255,239） FEC , 编解码， FPGA， 《RS编解码的FPGA实现》， 东南大学硕士论文用到的源代码，以及详细讲解-RS（上传 (上传 (1)1)255,239）， FEC， encoding and decoding, postgraduate s essay

FPGA——IP_RAM实验： 创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能 input [9:0] address; input clock; input [7:0] data; input wren; //置1则写入 output [7:0] q; LNXmode：控制LEDC显示 1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM 8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM: Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)

没什么可说的，SOC中经常用到，希望可以方便到大家。没什么可说的，SOC中经常用到，希望可以方便到大家。没什么可说的，SOC中经常用到，希望可以方便到大家。没什么可说的，SOC中经常用到，希望可以方便到大家。

多周期CPU设计所有模块全部代码，ISE工具环境下，经验证成功实现