DUC就是将本振频率和信号频率相加DUC的输出为0.2MHz-DUC数字上变频设计-Verilog - IMDN开发者社群-imdn.cn" /> DUC就是将本振频率和信号频率相加DUC的输出为0.2MHz,为本振和信号频率相加,-0.2MHz为镜像频率。其主要功能包括三个方面:第一是变频,数字混频器将数字中频信号和数控振荡器(NCO)产生的正交本振信号相乘,生成I/Q两路混频信号,将感兴趣的信号下变频至零中频;第二是低通滤波,滤除带外信号,提取有用信号;第三是采样速率转换,降低采样速率,以利于后续信号处理,大抽取因子范围提供了可设计成宽带或窄带数字信道的能力-IMDN开发者社群-imdn.cn"> DUC就是将本振频率和信号频率相加DUC的输出为0.2MHz,为本振和信号频率相加,-0.2MHz为镜像频率。其主要功能包括三个方面:第一是变频,数字混频器将数字中频信号和数控振荡器(NCO)产生的正交本振信号相乘,生成I/Q两路混频信号,将感兴趣的信号下变频至零中频;第二是低通滤波,滤除带外信号,提取有用信号;第三是采样速率转换,降低采样速率,以利于后续信号处理,大抽取因子范围提供了可设计成宽带或窄带数字信道的能力 - IMDN开发者社群-imdn.cn">
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DUC数字上变频设计

于 2022-06-30 发布 文件大小:9.17 kB
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  • lab1
    Verilog lab1 is used for learning vivado
    2017-07-26 23:19:52下载
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  • FIRDF_design
    FIR带通、带阻滤波器设计,需要输入截止频率以及容许偏差。(FIR band pass and band stop filter design)
    2020-09-28 15:17:44下载
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  • 异步fifo
    常用的异步FIFO empty full 标志位 读出剩余usedrd 写入数量usedwr
    2022-07-20 00:30:07下载
    积分:1
  • DDR3 SDRAM con
    基于 Xilinx FPGA,verilog 源代码,DDR3 SDRAM 控制。此程序分布在希望它有用,但没有任何担保; 你可以下载代码,并使用它自由。希望它能帮助你。谢谢你在检查。
    2022-01-25 18:44:30下载
    积分:1
  • ATSHA204_SHA256HMAC
    ATSHA204_S加密芯片资料,学习使用该芯片必读资料(ATSHA204_S encryption chip data, required reading for learning to use the chip)
    2013-09-22 10:34:43下载
    积分:1
  • HART-HT2015
    HART 官方资料-HART协议采用基于Bell202标准的FSK频移键控信号,在低频的4-20mA模拟信号上叠加幅度为0.5mA的音频数字信号进行双向数字通讯,数据传输率为1.2kbps。(Official information-HART HART protocol based Bell202 standard frequency shift keying FSK signal at low frequencies 4-20mA analog signal amplitude is 0.5mA superimposed on the two-way audio digital signal digital communication, data transfer rate of 1.2kbps.)
    2013-07-16 17:23:16下载
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  • System Veirlog实现的AHB总线
    使用System Veirlog实现的了AHB总线的全部功能,支持SPILI传输,支持RETRY传输,使用固定优先级仲裁机制,并写了两个简单的主从设备验证了总线的功能。Veirlog也可以如此实现
    2022-05-20 05:43:09下载
    积分:1
  • Read_SPI_ADC
    This VHDL code takes a clock, reset, Capture_EN and SPI data LT2315 ADC and generates SPI_CLK and SPI_nCS of it and reads 12-bit serial data ADC and returns 12-bit parallel data.
    2015-10-13 14:43:13下载
    积分:1
  • veval
    It is vhdl code for defining a finite state machine
    2009-08-07 18:06:13下载
    积分:1
  • BCD-counter
    一个2位的BCD码十进制加法计数器电路,输入为时钟信号CLK,进位 输入信号CIN,每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT,输入时钟信号CLK用固定时钟,进位输入信号CIN. (A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C, B, A, and the carry output signal COUT, each BCD code decimal adder counter' s output signal, the input clock signal CLK Fixed clock, binary input signal CIN.)
    2020-10-28 19:29:58下载
    积分:1
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